(19) 대한민국특허청(KR)
(12) 등록특허공보(B1)
(45) 공고일자 2016년03월30일
(11) 등록번호 10-1607737
(24) 등록일자 2016년03월24일
(51) 국제특허분류(Int. Cl.)
H01L 27/146 (2006.01)
(21) 출원번호 10-2013-7025687
(22) 출원일자(국제) 2011년11월17일
심사청구일자 2014년06월20일
(85) 번역문제출일자 2013년09월27일
(65) 공개번호 10-2014-0020947
(43) 공개일자 2014년02월19일
(86) 국제출원번호 PCT/JP2011/076558
(87) 국제공개번호 WO 2012/132099
국제공개일자 2012년10월04일
(30) 우선권주장
JP-P-2011-072364 2011년03월29일 일본(JP)
(56) 선행기술조사문헌
JP10256521 A
JP2008124237 A
JP2000012866 A
(73) 특허권자
후지필름 가부시키가이샤
일본 도쿄도 미나토쿠 니시 아자부 2쵸메 26방 3
0고
(72) 발명자
고토 다카시
일본 가나가와켕 아시가라카미군 가이세이마치 우
시지마 577반치 후지필름 가부시키가이샤 나이
(74) 대리인
특허법인코리아나
전체 청구항 수 : 총 6 항 심사관 : 김한수
(54) 발명의 명칭 고체 촬상 소자 및 촬상 장치
(57) 요 약
과대 광이 입사된 경우의 고장 방지, 화소 사이즈 축소가 가능한 적층형의 고체 촬상 소자를 제공한다. 반도
체 기판 상방에 형성된 광전 변환부 (P) 와 반도체 기판에 형성된 MOS 형의 신호 판독 회로 (S) 를 포함하는 화
소 (100) 가 어레이상으로 배치된 고체 촬상 소자이다. 신호 판독 회로 (S) 는, 화소 전극 (1) 으로 이동한
(뒷면에 계속)
대 표 도 - 도3
등록특허 10-1607737
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정공이 축적되는 전하 축적부 (4) 와, 전하 축적부 (4) 에 게이트 전극 (71) 이 전기적으로 접속되고 전하 축적
부 (4) 의 전위에 따른 신호를 출력하는 출력 트랜지스터 (7) 와, 게이트 전극 (71) 의 전위가 소정 값 이상이
되는 것을 방지하는 보호 트랜지스터 (6) 를 포함한다. 보호 트랜지스터 (6) 는 전원에 접속되는 소스 영역
(62) 을 갖고, 출력 트랜지스터 (7) 는 상기 전원에 접속되는 드레인 영역 (72) 을 갖고, 인접하는 2 개의 화소
(100) 에 소스 영역 (62) 과 드레인 영역 (72) 이 1 개씩 포함되도록, 당해 2 개의 화소 (100) 에 있어서 소스
영역 (62) 과 드레인 영역 (72) 이 공통화되어 있다.
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명 세 서
청구범위
청구항 1
반도체 기판 상방에 형성된 광전 변환부와, 상기 광전 변환부에서 발생한 전하에 따른 신호를 판독하는 상기 반
도체 기판에 형성된 MOS 형의 신호 판독 회로를 포함하는 화소가 어레이상으로 배치된 고체 촬상 소자로서,
상기 광전 변환부는, 상기 반도체 기판 상방에 형성되고 상기 화소마다 분할되는 화소 전극과, 상기 화소 전극
상방에 형성되는 대향 전극과, 상기 화소 전극과 상기 대향 전극 사이에 형성되는 광전 변환층을 포함하고,
상기 광전 변환층에서 발생한 전하 중 정공이 상기 화소 전극으로 이동하도록, 상기 신호 판독 회로의 전원 전
압보다 높은 바이어스 전압이 상기 대향 전극에는 인가되고,
상기 신호 판독 회로는, 상기 반도체 기판 내에 형성되고 상기 화소 전극으로 이동한 정공이 축적되는 전하 축
적부와, 상기 전하 축적부에 게이트 전극이 전기적으로 접속되고, 상기 전하 축적부의 전위에 따른 신호를 출력
하는 출력 트랜지스터와, 상기 게이트 전극의 전위가 미리 결정된 값 이상이 되는 것을 방지하는 보호 회로를
포함하고,
상기 보호 회로는, 전원에 접속되는 상기 반도체 기판 내에 형성된 불순물 영역을 갖고,
상기 출력 트랜지스터는, 상기 전원에 접속되는 상기 반도체 기판 내에 형성된 불순물 영역을 갖고,
인접하는 2 개의 상기 화소마다 상기 전원에 접속되는 상기 반도체 기판 내에 형성된 불순물 영역이 2 개 존재
하도록, 상기 보호 회로의 상기 불순물 영역 및 상기 출력 트랜지스터의 상기 불순물 영역이 당해 2 개의 화소
에서 공통화되어 있는, 고체 촬상 소자.
청구항 2
제 1 항에 있어서,
인접하는 2 개의 상기 화소의 일방의 화소의 상기 보호 회로의 불순물 영역과, 당해 2 개의 화소의 타방의 화소
의 상기 출력 트랜지스터의 불순물 영역이 공통화되어 있고,
인접하는 2 개의 상기 화소의 일방의 화소의 상기 출력 트랜지스터의 불순물 영역과, 당해 2 개의 화소의 타방
의 화소의 상기 보호 회로의 불순물 영역이 공통화되어 있는, 고체 촬상 소자.
청구항 3
제 1 항에 있어서,
인접하는 2 개의 상기 화소의 일방의 화소의 상기 보호 회로의 불순물 영역과, 당해 2 개의 화소의 타방의 화소
의 상기 보호 회로의 불순물 영역이 공통화되어 있고,
인접하는 2 개의 상기 화소의 일방의 화소의 상기 출력 트랜지스터의 불순물 영역과, 당해 2 개의 화소의 타방
의 화소의 상기 출력 트랜지스터의 불순물 영역이 공통화되어 있는, 고체 촬상 소자.
청구항 4
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 보호 회로는 MOS 트랜지스터에 의해 구성되고,
상기 MOS 트랜지스터의 소스 영역이 상기 보호 회로의 불순물 영역이고,
상기 MOS 트랜지스터의 게이트 전극과 드레인 영역은, 각각 상기 전하 축적부에 전기적으로 접속되는, 고체 촬
상 소자.
청구항 5
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제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 보호 회로는 다이오드에 의해 구성되고,
상기 다이오드의 애노드가 상기 보호 회로의 불순물 영역이고,
상기 다이오드의 캐소드가 상기 전하 축적부에 전기적으로 접속되는, 고체 촬상 소자.
청구항 6
제 1 항 내지 제 3 항 중 어느 한 항에 기재된 고체 촬상 소자를 구비하는, 촬상 장치.
발명의 설명
기 술 분 야
본 발명은, 반도체 기판 상방에 형성된 광전 변환부와, 상기 광전 변환부에서 발생한 전하에 따른 신호를 판독[0001]
하는 상기 반도체 기판에 형성된 MOS 형의 신호 판독 회로를 포함하는 화소가 어레이상으로 배치된 고체 촬상
소자 및 그것을 구비하는 촬상 장치에 관한 것이다.
배 경 기 술
최근의 고체 촬상 소자의 고감도화, 다화소화에 대응하기 위해, 실리콘 기판 상방에 1 쌍의 전극과 이들 사이에[0002]
놓인 광전 변환층을 포함하는 광전 변환부를 형성하고, 이 광전 변환층에서 발생한 전하를 당해 1 쌍의 전극의
일방으로부터 실리콘 기판으로 이동시켜 축적하고, 이 축적 전하에 따른 신호를 실리콘 기판에 형성한 신호 판
독 회로로 판독하는 광전 변환층 적층형의 고체 촬상 소자가 주목되고 있다 (특허문헌 1 참조).
특허문헌 1 에는, 광전 변환층 적층형의 고체 촬상 소자에 있어서, 실리콘 기판 상방의 광전 변환층에서 발생한[0003]
전하 중 정공을 실리콘 기판 내의 전하 축적부에 축적하고, 이 전하 축적부에 축적된 정공에 따른 신호를 신호
판독 회로에 의해 판독하는 구성이 개시되어 있다. 이와 같은 구성에 의해, 광전 변환층에 유기 재료를 사
용한 경우에도, 감도 저하 및 분광 감도의 브로드화를 방지하는 것이 가능해졌다.
특허문헌 1 에 기재된 고체 촬상 소자는, 광전 변환층에서 발생한 정공을 실리콘 기판 내의 p 형 불순물층으로[0004]
이루어지는 전하 축적부에 축적하고, p 채널 MOS 트랜지스터에 의해 당해 정공에 따른 신호를 판독하는 것이다.
정공에 따른 신호의 판독 방식으로는 여러 가지의 것을 생각할 수 있다. 예를 들어, 광전 변환층에서 발
생한 정공을 실리콘 기판 내의 n 형 불순물층으로 이루어지는 전하 축적부에 축적하고, n 채널 MOS 트랜지스터
에 의해 당해 정공에 따른 신호를 판독하는 구성을 생각할 수 있다.
그러나, 이 구성에서는, 광전 변환층에 과대 광이 입사된 경우, 전하 축적부의 전위가 n 채널 MOS 트랜지스터[0005]
등을 파괴하는 전압까지 상승할 우려가 있다. 이 파괴를 방지하기 위해, 특허문헌 2 에는 신호 판독 회로에
보호 회로를 형성하는 구성이 기재되어 있다.
선행기술문헌
특허문헌
(특허문헌 0001) 일본 공개특허공보 2007-81137호 [0006]
(특허문헌 0002) 일본 공개특허공보 2007-103786호
발명의 내용
해결하려는 과제
특허문헌 2 에 기재된 신호 판독 회로에서는, 보호 회로를 형성하는 만큼 화소 사이즈가 커진다. 다화소화[0007]
에 대응하기 위해서는 화소 사이즈의 축소가 요구되기 때문에, 화소 사이즈의 증가를 초래하지 않고, 보호 회로
를 도입할 수 있는 기술이 요구되고 있다. 그러나, 특허문헌 2 에는 화소 사이즈를 축소하는 것에 대해서는
고려되어 있지 않다.
등록특허 10-1607737
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본 발명은, 상기 사정을 감안하여 이루어진 것으로, 과대 광이 입사된 경우의 고장을 방지할 수 있고, 또한 화[0008]
소 사이즈를 축소할 수 있는 적층형의 고체 촬상 소자와 이것을 구비하는 촬상 장치를 제공하는 것을 목적으로
한다.
과제의 해결 수단
본 발명의 고체 촬상 소자는, 반도체 기판 상방에 형성된 광전 변환부와, 상기 광전 변환부에서 발생한 전하에[0009]
따른 신호를 판독하는 상기 반도체 기판에 형성된 MOS 형의 신호 판독 회로를 포함하는 화소가 어레이상으로 배
치된 고체 촬상 소자로서, 상기 광전 변환부는, 상기 반도체 기판 상방에 형성되고 상기 화소마다 분할되는 화
소 전극과, 상기 화소 전극 상방에 형성되는 대향 전극과, 상기 화소 전극과 상기 대향 전극 사이에 형성되는
광전 변환층을 포함하고, 상기 광전 변환층에서 발생한 전하 중 정공이 상기 화소 전극으로 이동하도록, 상기
신호 판독 회로의 전원 전압보다 높은 바이어스 전압이 상기 대향 전극에는 인가되고, 상기 신호 판독 회로는,
상기 반도체 기판 내에 형성되고 상기 화소 전극으로 이동한 정공이 축적되는 전하 축적부와, 상기 전하 축적부
에 게이트 전극이 전기적으로 접속되고, 상기 전하 축적부의 전위에 따른 신호를 출력하는 출력 트랜지스터와,
상기 게이트 전극의 전위가 소정 값 이상이 되는 것을 방지하는 보호 회로를 포함하고, 상기 보호 회로는, 전원
에 접속되는 상기 반도체 기판 내에 형성된 불순물 영역을 갖고, 상기 출력 트랜지스터는, 상기 전원에 접속되
는 상기 반도체 기판 내에 형성된 불순물 영역을 갖고, 인접하는 2 개의 상기 화소마다 상기 전원에 접속되는
상기 반도체 기판 내에 형성된 불순물 영역이 2 개 존재하도록, 상기 보호 회로의 상기 불순물 영역 및 상기 출
력 트랜지스터의 상기 불순물 영역이 당해 2 개의 화소에서 공통화되어 있는 것이다.
본 발명의 촬상 장치는 상기 고체 촬상 소자를 구비하는 것이다.[0010]
발명의 효과
본 발명에 의하면, 과대 광이 입사된 경우의 고장을 방지할 수 있고, 또한 화소 사이즈를 축소할 수 있는 적층[0011]
형의 고체 촬상 소자와 이것을 구비하는 촬상 장치를 제공할 수 있다.
도면의 간단한 설명
도 1 은, 본 발명의 일 실시형태를 설명하기 위한 광전 변환층 적층형의 고체 촬상 소자에 있어서의 화소의 기[0012]
본 구성을 나타내는 도면이다.
도 2 는, 도 1 에 나타내는 화소의 평면 레이아웃을 나타내는 도면이다.
도 3 은, 도 1 에 나타내는 화소 (100) 가 어레이상으로 복수 배치되는 고체 촬상 소자에 있어서의 신호 판독
회로를 구성하는 소자의 불순물 영역을 공통화한 경우의 레이아웃예를 나타내는 도면이다.
도 4 는, 도 3 에 나타내는 2 개의 화소 (100) 의 회로도이다.
도 5 는, 도 3 의 레이아웃을 이용한 2 × 2 화소의 평면 레이아웃예를 나타내는 도면이다.
도 6 은, 도 1 에 나타내는 화소 (100) 가 어레이상으로 복수 배치되는 고체 촬상 소자에 있어서의 신호 판독
회로를 구성하는 소자의 불순물 영역을 공통화한 경우의 레이아웃예를 나타내는 도면이다.
도 7 은, 도 6 에 나타내는 2 개의 화소 (100) 의 회로도이다.
도 8 은, 도 6 의 레이아웃을 이용한 2 × 2 화소의 평면 레이아웃예를 나타내는 도면이다.
도 9 는, 도 6 의 레이아웃을 이용한 4 × 2 화소의 평면 레이아웃예를 나타내는 도면이다.
도 10 은, 보호 회로로서 다이오드를 사용하는 경우의 도 4 의 회로도에 대응하는 도면이다.
도 11 은, 보호 회로로서 다이오드를 사용하는 경우의 도 7 의 회로도에 대응하는 도면이다.
도 12 는, 도 3 에 나타내는 레이아웃예의 변형예를 나타내는 도면이다.
도 13 은, 도 6 에 나타내는 레이아웃예의 변형예를 나타내는 도면이다.
발명을 실시하기 위한 구체적인 내용
이하, 본 발명의 일 실시형태를 설명하기 위한 광전 변환층 적층형의 고체 촬상 소자에 대해 도면을 참조하여[0013]
등록특허 10-1607737
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설명한다. 이하에 설명하는 고체 촬상 소자는 이차원 어레이상으로 배치된 복수의 화소를 갖는다. 그리
고, 각 화소가 반도체 기판 상방에 형성된 광전 변환부와, 당해 광전 변환부에서 발생한 전하에 따른 신호를 판
독하는 당해 반도체 기판에 형성된 MOS 형의 신호 판독 회로를 포함하고, 신호 판독 회로를 구성하는 소자의 불
순물 영역의 일부가 인접하는 2 개의 화소에서 공통화되어 있다. 이와 같은 구성에 의해 화소 사이즈를 축
소할 수 있다.
먼저, 본 실시형태에서 설명하는 고체 촬상 소자의 1 화소의 전제가 되는 구성을 설명한다.[0014]
도 1 은, 본 발명의 일 실시형태를 설명하기 위한 광전 변환층 적층형의 고체 촬상 소자에 있어서의 화소의 기[0015]
본 구성을 나타내는 도면이다.
도 1 에 나타내는 화소 (100) 는, 실리콘 등의 반도체 기판 상방에 형성되는 광전 변환부 (P) 와, 당해 반도체[0016]
기판에 형성된 MOS 형의 신호 판독 회로 (S) 를 구비한다.
광전 변환부 (P) 는, 반도체 기판 상방에 형성된 화소 전극 (1) 과, 화소 전극 (1) 상방에 형성된 대향 전극[0017]
(2) 과, 화소 전극 (1) 과 대향 전극 (2) 사이에 형성된 광전 변환층 (3) 을 포함한다.
대향 전극 (2) 에는 그 상방으로부터 광이 입사된다. 대향 전극 (2) 은, 광전 변환층 (3) 에 광을 입사시킬[0018]
필요가 있기 때문에, 입사광에 대해 투명한 ITO 등의 도전성 재료로 구성된다. 대향 전극 (2) 은, 모든 화
소 (100) 에서 공통된 1 장 구성이지만, 화소 (100) 마다 분할되어 있어도 된다.
화소 전극 (1) 은 화소 (100) 마다 분할된 박막 전극으로, 투명 또는 불투명의 도전성 재료 (ITO 나 알루미늄이[0019]
나 질화티탄 등) 로 구성된다.
광전 변환층 (3) 은, 입사광 중 특정한 파장역을 흡수하고, 흡수된 광량에 따른 전하를 발생시키는 유기 또는[0020]
무기의 광전 변환 재료를 포함하여 구성된 층이다. 광전 변환층 (3) 과 대향 전극 (2) 사이, 또는 광전 변
환층 (3) 과 화소 전극 (1) 사이에는, 전극으로부터 광전 변환층 (3) 에 전하가 주입되는 것을 억제하는 전하
블로킹층이 형성되어 있어도 된다.
광전 변환층 (3) 에서 발생한 전하 중 정공이 화소 전극 (1) 으로 이동하고, 전자가 대향 전극 (2) 로 이동하도[0021]
록, 대향 전극 (2) 에는 바이어스 전압이 인가된다. 광전 변환층 (3) 이 충분히 높은 감도를 발현하도록,
바이어스 전압에는 신호 판독 회로 (S) 의 전원 전압 (VDD) (예를 들어 3 V) 보다 높은 전압 (5 ∼ 20 V 정도,
예를 들어 10 V) 이 사용된다.
신호 판독 회로 (S) 는, 화소 전극 (1) 과 전기적으로 접속되고, 화소 전극 (1) 으로 이동한 정공을 축적하는[0022]
불순물 영역으로 이루어지는 전하 축적부 (4) 와, 전하 축적부 (4) 의 전위를 소정의 리셋 전위로 리셋하기 위
한 리셋 트랜지스터 (5) 와, 전하 축적부 (4) 에 게이트 전극이 접속되고, 전하 축적부 (4) 의 전위에 따른 신
호를 출력하는 출력 트랜지스터 (7) 와, 출력 트랜지스터 (7) 로부터 출력되는 신호를 신호 출력선 (9) 에 선택
적으로 출력하는 행 선택 트랜지스터 (8) 와, 출력 트랜지스터 (7) 의 게이트 전극의 전위가 소정 값 이상이 되
는 것을 방지하기 위한 보호 회로로서의 보호 트랜지스터 (6) 를 구비한다.
도 2 는, 도 1 에 나타내는 화소에 있어서 신호 판독 회로 (S) 를 구성하는 소자의 불순물 영역을 전용으로 형[0023]
성한 경우의 레이아웃예를 나타내는 평면 모식도이다. 도 2 에 있어서 해칭을 부여한 영역은, 신호 판독 회
로 (S) 를 구성하는 소자의 반도체 기판 내에 형성되는 n 형 불순물 영역을 나타내고 있다.
도 2 에 나타내는 바와 같이, 신호 판독 회로 (S) 가 형성되는 영역 (101) 은 사각형이고, 이 사각형 (101) 의[0024]
면적이 화소 (100) 의 사이즈가 된다.
사각형 영역 (101) 중 좌측 상부에는 보호 트랜지스터 (6) 의 소스 영역 (62) 이 형성되어 있다.[0025]
사각형 영역 (101) 중 우측 상부에는 출력 트랜지스터 (7) 의 드레인 영역 (72) 이 형성되어 있다.[0026]
사각형 영역 (101) 중 좌측 하부에는 리셋 트랜지스터 (5) 의 드레인 영역 (52) 이 형성되어 있다.[0027]
사각형 영역 (101) 중 우측 하부에는 행 선택 트랜지스터 (8) 의 소스 영역 (82) 이 형성되어 있다.[0028]
소스 영역 (62) 과 드레인 영역 (52) 사이에는 전하 축적부 (4) 가 형성되어 있다.[0029]
드레인 영역 (72) 과 소스 영역 (82) 사이에는 출력 트랜지스터 (7) 의 소스 영역 및 행 선택 트랜지스터 (8)[0030]
의 드레인 영역이 되는 불순물 영역 (73) 이 형성되어 있다.
등록특허 10-1607737
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전하 축적부 (4) 와 소스 영역 (62) 사이의 반도체 기판 상에는, 도시 생략한 절연막을 개재하여, 보호 트랜지[0031]
스터 (6) 의 게이트 전극 (61) (도 2 에서는 "보호" 로 기재) 이 형성되어 있다.
불순물 영역 (73) 과 드레인 영역 (72) 사이의 반도체 기판 상에는, 도시 생략한 절연막을 개재하여, 출력 트랜[0032]
지스터 (7) 의 게이트 전극 (71) (도 2 에서는 "출력" 으로 기재) 이 형성되어 있다.
보호 트랜지스터 (6) 의 게이트 전극 (61) 과 출력 트랜지스터 (7) 의 게이트 전극 (71) 은, 동일한 재료에 의[0033]
해 일체적으로 형성되어 있어도 되고, 별체로서 형성되어 있어도 된다. 보호 트랜지스터 (6) 의 게이트 전
극 (61) 과 출력 트랜지스터 (7) 의 게이트 전극 (71) 에는 도전성 부재 (90) 가 접속되고, 이 도전성 부재
(90) 와 전하 축적부 (4) 가 배선 (91) 에 의해 전기적으로 접속되어 있다.
보호 트랜지스터 (6) 의 소스 영역 (62) 에는 배선 (H1) 이 접속되어 있다. 이 배선 (H1) 이 보호 트랜지스[0034]
터 (6) 에 전원 전압 (VDD) 을 공급하는 전원에 접속되어 있다.
출력 트랜지스터 (7) 의 드레인 영역 (72) 에는 배선 (H2) 이 접속되고, 이 배선 (H2) 이 출력 트랜지스터 (7)[0035]
에 전원 전압 (VDD) 을 공급하는 전원 (보호 트랜지스터 (6) 의 소스 영역 (62) 에 접속되는 전원과 동일한 전
원) 에 접속되어 있다.
전하 축적부 (4) 와 드레인 영역 (52) 사이의 반도체 기판 상에는, 도시 생략한 절연막을 개재하여, 리셋 트랜[0036]
지스터 (5) 의 게이트 전극 (51) (도 2 에서는 "RG" 로 기재) 이 형성되어 있다.
불순물 영역 (73) 과 소스 영역 (82) 사이의 반도체 기판 상에는, 도시 생략한 절연막을 개재하여, 행 선택 트[0037]
랜지스터 (8) 의 게이트 전극 (81) (도 2 에서는 "행 선택" 으로 기재) 이 형성되어 있다.
리셋 트랜지스터 (5) 의 게이트 전극 (51) 에는 리셋 제어선 (RS) 이 접속되어 있다.[0038]
행 선택 트랜지스터 (8) 의 게이트 전극 (81) 에는 행 선택 제어선 (RW) 이 접속되어 있다.[0039]
리셋 트랜지스터 (5) 의 드레인 영역 (52) 에는 배선 (H3) 이 접속되어 있다. 배선 (H3) 에는 리셋 전원이[0040]
접속되어 있다.
행 선택 트랜지스터 (8) 의 소스 영역 (82) 에는 배선 (H4) 이 접속되어 있다. 배선 (H4) 에는 도 1 에 나[0041]
타내는 신호 출력선 (9) 이 접속되어 있다.
또한, 신호 판독 회로 (S) 에 있어서, 보호 트랜지스터 (6) 의 소스 영역 (62) 과 출력 트랜지스터 (7) 의 드레[0042]
인 영역 (72) 은 동일한 전원이 접속되는 불순물 영역이기 때문에, 화소 (100) 내에 있어서 이들을 공통화할 수
도 있다.
그러나, 화소 (100) 내에서 보호 트랜지스터 (6) 의 소스 영역 (62) 과 출력 트랜지스터 (7) 의 드레인 영역[0043]
(72) 을 공통화하면, 그 밖의 소자의 레이아웃이 어려워지고, 결과적으로 화소 사이즈가 커진다. 그
때문에, 신호 판독 회로 (S) 를 구성하는 소자의 불순물 영역을 1 개의 화소 (100) 에서 전용으로 형성하는 경
우에는, 도 2 와 같은 레이아웃을 채용하는 것이 바람직하다.
도 2 에 나타내는 화소의 레이아웃을 전제로 한 경우, 인접하는 2 개의 화소 (100) 에서 신호 판독 회로 (S) 를[0044]
구성하는 소자의 불순물 영역의 일부를 공통화하는 것이 용이해져, 추가적인 화소 사이즈의 축소가 가능하다.
이하에서는, 인접하는 2 개의 화소 (100) 에서 신호 판독 회로 (S) 를 구성하는 소자의 불순물 영역의 일부
를 공통화하는 구체예에 대해 설명한다.
(제 1 레이아웃예)[0045]
도 3 은, 도 1 에 나타내는 화소 (100) 가 어레이상으로 복수 배치되는 고체 촬상 소자에 있어서의 신호 판독[0046]
회로를 구성하는 소자의 불순물 영역을 공통화한 경우의 레이아웃예를 나타내는 도면으로, 세로 방향으로 인접
하는 2 개의 화소 (100) 의 신호 판독 회로 (S) 의 평면 레이아웃예를 나타내는 것이다. 도 4 는, 도 3 에
나타내는 2 개의 화소 (100) 의 회로도이다. 또한, 도 3 에 있어서, 배선 (H1 ∼ H4) 에 대해서는 부호를
생략하였다.
도 3 의 레이아웃은, 도 2 의 화소 (100) 와, 도 2 의 레이아웃을 상하 반전시킨 화소 (100) 가 보호 트랜지스[0047]
터 (6) 의 게이트 전극 (61) 끼리, 출력 트랜지스터 (7) 의 게이트 전극 (71) 끼리가 마주 보도록 배치된 것이
다. 또한, 2 개의 화소 (100) 의 양방의 보호 트랜지스터 (6) 의 소스 영역 (62) 이 공통화되어 있고, 2 개
의 화소 (100) 의 양방의 출력 트랜지스터 (7) 의 드레인 영역 (72) 이 공통화되어 있다.
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도 3 에 나타내는 바와 같이, 도 2 에 나타내는 화소를 2 개, 보호 트랜지스터 (6) 의 소스 영역 및 출력 트랜[0048]
지스터 (7) 의 드레인 영역측을 축으로 하여 서로 반전시켜 배치함으로써, 2 개의 화소의 보호 트랜지스터 (6)
의 소스 영역끼리를 공통화하고, 2 개의 화소의 출력 트랜지스터 (7) 의 드레인 영역끼리를 공통화하는 것이 가
능해진다. 이 레이아웃에 의하면, 인접하는 2 개의 화소 (100) 에서 신호 판독 회로 (S) 를 구성하는 소자
의 불순물 영역의 일부의 공통화를 실시하지 않는 경우 (도 2 의 레이아웃) 와 비교하여, 1 개의 화소 (100) 당
의 면적을 17 ％ 삭감할 수 있다.
도 5 는, 도 3 의 레이아웃을 이용한 2 × 2 화소의 레이아웃예를 나타내는 도면이다. 또한, 도 5 에 있어[0049]
서, 배선 (H1 ∼ H4) 과 각 트랜지스터의 게이트 전극에 대해서는 부호를 생략하였다.
도 5 의 레이아웃은, 도 3 에 나타내는 2 개의 화소 (100) 의 오른쪽 옆에 이 2 개의 화소 (100) 를 좌우 반전[0050]
시킨 레이아웃의 2 개의 화소 (100) 가 배치되고, 좌우로 인접하는 2 개의 화소 (100) 에서 행 선택 제어선
(RW) 이 공통화되어 있는 것이다. 도 5 에 있어서, 좌우로 나열된 2 개의 화소 (100) 의 행 선택 트랜지스
터 (8) 의 게이트 전극은 일체적으로 형성해도 된다. 도 5 의 레이아웃에 의하면, 추가적인 화소 사이즈의
삭감이 가능해진다.
(제 2 레이아웃예)[0051]
도 6 은, 도 1 에 나타내는 화소 (100) 가 어레이상으로 복수 배치되는 고체 촬상 소자에 있어서의 신호 판독[0052]
회로 (S) 를 구성하는 소자의 불순물 영역의 일부를 공통화한 경우의 레이아웃예를 나타내는 도면으로, 세로 방
향으로 인접하는 2 개의 화소 (100) 의 신호 판독 회로 (S) 의 평면 레이아웃예를 나타내는 것이다. 도 7
은, 도 6 에 나타내는 2 개의 화소 (100) 의 회로도이다. 도 6 에 있어서, 배선 (H1 ∼ H4) 에 대해서는 부
호를 생략하였다.
도 6 의 레이아웃은, 도 2 의 레이아웃의 화소 (100) 와, 도 2 의 레이아웃을 180 도 회전시킨 레이아웃의 화소[0053]
(100) 가 보호 트랜지스터 (6) 의 게이트 전극 (61) 과 출력 트랜지스터 (7) 의 게이트 전극 (71) 이 마주 보도
록 배치된 것이다. 또한, 2 개의 화소 (100) 중, 상측에 배치된 화소 (100) 의 보호 트랜지스터 (6) 의 소
스 영역 (62) 과 하측에 배치된 화소 (100) 의 출력 트랜지스터 (7) 의 드레인 영역 (72) 이 공통화되어 있고,
상측에 배치된 화소 (100) 의 출력 트랜지스터 (7) 의 드레인 영역 (72) 과 하측에 배치된 화소 (100) 의 보호
트랜지스터 (6) 의 소스 영역 (62) 이 공통화되어 있다.
또, 도 6 에 있어서, 2 개의 화소 (100) 의 각각의 출력 트랜지스터 (7) 의 게이트 전극 (71) 은, 각각의 행 선[0054]
택 트랜지스터 (8) 의 게이트 전극 (81) 측에 시프트되어 있고, 불순물 영역 (73) 의 면적이 도 2 와 비교하여
작아져 있다. 불순물 영역 (62, 72) 은, 도 2 의 레이아웃과 크기는 동일하기 때문에, 도 6 의 레이아웃에
의하면, 불순물 영역 (73) 이 작아져 있는 만큼 도 2 의 레이아웃과 비교하여 1 개의 화소 (100) 당의 면적을
20 ％ 삭감할 수 있다.
또한, 도 3 의 레이아웃에 있어서도, 게이트 전극 (71) 을 시프트시켜 불순물 영역 (73) 을 작게 하는 것은 가[0055]
능하다. 그러나, 배선이 접속되는 반도체 기판 내의 불순물 영역의 면적은 더 이상 작게 하는 것은 어렵기
때문에, 도 3 에 있어서 드레인 영역 (52), 전하 축적부 (4), 소스 영역 (62) 의 면적을 작게 하는 것은
어렵다. 따라서, 불순물 영역 (73) 을 작게 할 수 있어도, 사각형 영역 (101) 의 세로 방향의 길이는 변함
없어, 화소 사이즈를 이 이상 작게 하는 것은 어렵다.
한편, 도 6 의 레이아웃에 의하면, 불순물 영역 (73) 의 면적이 작아진 결과, 사각형 영역 (101) 을 세로 방향[0056]
으로 줄이는 것이 용이하기 때문에, 사각형 영역 (101) 의 면적을 작게 할 수 있다. 이와 같이, 도 6 의 레
이아웃에 의하면, 도 3 의 레이아웃보다 화소 사이즈를 축소할 수 있다.
도 6 에 나타내는 바와 같이, 도 2 에 나타내는 화소를 2 개, 2 개의 화소의 일방이 타방에 대해 180 도 회전한[0057]
형태로 배치함으로써, 2 개의 화소의 보호 트랜지스터 (6) 의 소스 영역과 출력 트랜지스터 (7) 의 드레인 영역
을 공통화하는 것이 가능해져, 화소 사이즈의 축소가 가능해진다.
도 8 은, 도 6 의 레이아웃을 이용한 2 × 2 화소의 레이아웃예를 나타내는 도면이다. 또한, 도 8 에 있어[0058]
서, 배선 (H1 ∼ H4) 과 각 트랜지스터의 게이트 전극에 대해서는 부호를 생략하였다.
도 8 의 레이아웃은, 도 6 에 나타내는 2 개의 화소 (100) 의 오른쪽 옆에 이 2 개의 화소 (100) 를 좌우 반전[0059]
시킨 2 개의 화소 (100) 가 배치되고, 좌우로 인접하는 2 개의 화소 (100) 에서, 행 선택 제어선 (RW) 과 리셋
제어선 (RS) 의 각각이 공통화되어 있는 것이다. 도 8 에 있어서, 좌우로 나열된 2 개의 화소 (100) 의 행
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선택 트랜지스터 (8) 및 리셋 트랜지스터 (5) 의 각각의 게이트 전극은 일체적으로 형성해도 된다. 도 8 의
레이아웃에 의하면, 화소를 효율적으로 집적할 수 있기 때문에 다화소화가 가능해진다.
도 9 는, 도 6 의 레이아웃을 이용한 4 × 2 화소의 레이아웃예를 나타내는 도면이다. 또한, 도 9 에 있어[0060]
서, 배선 (H1 ∼ H4) 과 각 트랜지스터의 게이트 전극에 대해서는 부호를 생략하였다.
도 9 에 있어서, 상측 4 개의 화소 (100) 는 도 8 의 레이아웃과 동일하다. 하측 4 개의 화소 (100) 는 도[0061]
8 의 레이아웃을 상하 반전시킨 것이다. 도 9 에 있어서 세로 방향으로 인접하는 2 개의 화소 (100) 중, 리
셋 트랜지스터 (5) 의 게이트 전극 (51) 끼리가 마주 보고, 또한 행 선택 트랜지스터 (8) 의 게이트 전극 (81)
끼리가 마주 보는 2 개의 화소 (100) 에서는, 리셋 트랜지스터 (5) 의 드레인 영역 (52) 과 행 선택 트랜지스터
(8) 의 소스 영역 (82) 이 공통화되어 있다.
도 9 에 나타내는 8 개의 화소 (100) 를 1 유닛으로 하여, 이 유닛을 이차원상으로 나열하고, 리셋 트랜지스터[0062]
(5) 의 드레인 영역 (52) 끼리, 행 선택 트랜지스터 (8) 의 소스 영역 (82) 끼리가 서로 마주 보는 2 개의 화소
(100) 에 있어서는, 리셋 트랜지스터 (5) 의 드레인 영역 (52) 과, 행 선택 트랜지스터 (8) 의 소스 영역 (82)
을 공통화함으로써, 도 8 의 레이아웃과 비교하여 추가적인 화소 사이즈의 삭감이 가능해진다. 도 9 의 레
이아웃에 의하면, 도 2 의 레이아웃과 비교하여 1 개의 화소 (100) 당의 면적을 36 ％ 삭감할 수 있다.
여기까지는, 출력 트랜지스터 (7) 의 게이트 전극 (71) 의 전위가 소정 값 이상이 되는 것을 방지하기 위한 보[0063]
호 회로로서 보호 트랜지스터 (6) 를 예로 하여 설명하였다. 보호 회로로는 트랜지스터에 한정되지 않고,
예를 들어 다이오드를 사용해도 된다.
도 10 은, 보호 회로로서 다이오드를 사용하는 경우의 도 4 의 회로도에 대응하는 도면이다. 도 10 은, 보[0064]
호 트랜지스터 (6) 가 보호 다이오드 (6') 로 변경된 점을 제외하고는, 도 4 에 나타내는 회로도와 동일한 것이
다.
보호 다이오드 (6') 는, 반도체 기판 내에 형성된 불순물 영역에 의해 구성된다. 보호 다이오드 (6') 의 불[0065]
순물 영역인 애노드에는 출력 트랜지스터 (7) 의 드레인 영역에 접속되는 전원과 동일한 전원이 배선에 의해 접
속되고, 보호 다이오드 (6') 의 불순물 영역인 캐소드는, 출력 트랜지스터 (7) 의 게이트 전극 (71) 에 배선에
의해 접속되어 있다.
도 10 의 예에서는, 인접하는 2 개의 화소 (100) 의 각각의 보호 다이오드 (6') 의 애노드 (전원이 접속되는 불[0066]
순물 영역) 이 공통화되어 있고, 이로써 화소 사이즈의 축소화가 도모되고 있다.
또한, 도 11 에 나타내는 바와 같이, 인접하는 2 개의 화소 (100) 에 있어서, 보호 다이오드 (6') 의 애노드와[0067]
출력 트랜지스터 (7) 의 드레인 영역 (72) 이 공통화되는 구성이라고 해도, 도 7 에 나타내는 회로와 동일하게
화소 사이즈의 축소가 가능하다.
(제 3 레이아웃예)[0068]
도 12 는, 도 3 에 나타내는 레이아웃예의 변형예를 나타내는 도면이다. 도 12 에 나타내는 레이아웃은, 반[0069]
도체 기판 내의 보호 트랜지스터 (6) 의 소스 영역 (62) 과 출력 트랜지스터 (7) 의 드레인 영역 (72) 사이에
이들 소스 영역 (62) 과 드레인 영역 (72) 을 연결하는 n 형 불순물 영역으로 이루어지는 연결 영역 (120) 이
추가된 점을 제외하고는, 도 3 에 나타내는 레이아웃과 동일하다.
도 12 의 레이아웃이어도 화소 사이즈는 도 3 과 변함없기 때문에, 도 2 의 레이아웃과 비교하여 화소 사이즈의[0070]
축소가 가능해진다. 또, 도 12 의 레이아웃에 의하면, 화소 사이의 기생 용량을 조정하는 것이 가능하다.
또한, 도 12 의 레이아웃에 있어서는, 소스 영역 (62) 과 드레인 영역 (72) 의 각각에 전원 (VDD) 에 접속되는[0071]
배선이 접속되어 있지만, 소스 영역 (62), 드레인 영역 (72) 및 연결 영역 (120) 중 어느 1 개에 전원 (VDD) 에
접속되는 배선이 접속되어 있는 구성으로 해도 된다. 이로써 배선 수의 삭감이 가능해진다.
또, 소스 영역 (62), 드레인 영역 (72) 및 연결 영역 (120) 은, 모두 n 형 불순물 영역으로 이루어지기 때문에[0072]
일체적으로 형성하는 것이 가능하다. 소스 영역 (62), 드레인 영역 (72) 및 연결 영역 (120) 이 일체적으로
형성된 경우에는, 이 일체적으로 형성된 n 형 불순물 영역 중 전하 축적부 (4) 와 대향하는 부분이 보호 트랜지
스터 (6) 의 소스 영역으로서 기능하고, 일체적으로 형성된 n 형 불순물 영역 중 불순물 영역 (73) 과 대향하는
부분이 출력 트랜지스터 (7) 의 드레인 영역으로서 기능하고, 그 이외의 부분이 연결 영역으로서 기능한다.
(제 ４ 레이아웃예)[0073]
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도 13 은, 도 6 에 나타내는 레이아웃예의 변형예를 나타내는 도면이다. 도 13 에 나타내는 레이아웃은, 반[0074]
도체 기판 내의 보호 트랜지스터 (6) 의 소스 영역 (62) (출력 트랜지스터 (7) 의 드레인 영역 (72)) 과 출력
트랜지스터 (7) 의 드레인 영역 (72) (보호 트랜지스터 (6) 의 소스 영역 (62)) 사이에 이들 영역을 연결하는 n
형 불순물 영역으로 이루어지는 연결 영역 (130) 이 추가된 점을 제외하고는, 도 6 에 나타내는 레이아웃과 동
일하다.
도 13 의 레이아웃이어도 화소 사이즈는 도 6 과 변함없기 때문에, 도 2 의 레이아웃과 비교하여 화소 사이즈의[0075]
축소가 가능해진다. 또, 도 12 의 레이아웃과 동일한 효과를 얻을 수 있다.
이상의 설명에서는, 표준적인 디자인 룰에 따라 레이아웃을 실시한 경우를 예시하였지만, 전용 프로세스를 구축[0076]
하고, 전용의 디자인 룰을 적용함으로써, 추가적인 화소 사이즈의 축소가 가능해진다. 이 경우에도, 표준의
프로세스 룰을 사용한 경우와 동일한 효과를 얻을 수 있다.
전용 프로세스 및 전용 디자인 룰로는, 트랜지스터의 소스 영역, 드레인 영역에 있어서의 배선의 접속 부분과[0077]
게이트 전극의 거리를 국소적으로 짧게 하거나, 트랜지스터의 채널 영역과 겹치는 게이트 전극 상에 배선과의
접속부를 형성하거나 하는 것을 생각할 수 있다.
또, 본 명세서에서는 광전 변환부 (P) 로부터 취출하여 전하 축적부 (4) 에 축적하는 전하를 정공으로 하고, 신[0078]
호 판독 회로 (S) 의 트랜지스터를 전부 n 채널 MOS 트랜지스터로 형성하는 구성으로 하였지만, 광전 변환부
(P) 로부터 취출하는 전하를 전자로 하고, 신호 판독 회로 (S) 를 전부 p 채널 MOS 트랜지스터로 형성하는 구성
으로 해도 된다. 이 경우, 대향 전극에는 신호 판독 회로의 기준 전압 (예를 들어 0 V) 보다 낮은 값 (예를
들어 -10 V) 을 인가한다. 이 경우에도, 보호 회로에 의해 과대 광에 대한 내성을 강하게 할 수 있음과 함
께, 상기 서술해 온 레이아웃을 채용함으로써 화소 사이즈의 축소가 가능해진다.
이상 설명해 온 바와 같이, 본 명세서에는 이하의 사항이 개시되어 있다.[0079]
개시된 고체 촬상 소자는, 반도체 기판 상방에 형성된 광전 변환부와, 상기 광전 변환부에서 발생한 전하에 따[0080]
른 신호를 판독하는 상기 반도체 기판에 형성된 MOS 형의 신호 판독 회로를 포함하는 화소가 어레이상으로 배치
된 고체 촬상 소자로서, 상기 광전 변환부는, 상기 반도체 기판 상방에 형성되고 상기 화소마다 분할되는 화소
전극과, 상기 화소 전극 상방에 형성되는 대향 전극과, 상기 화소 전극과 상기 대향 전극 사이에 형성되는 광전
변환층을 포함하고, 상기 광전 변환층에서 발생한 전하 중 정공이 상기 화소 전극으로 이동하도록, 상기 신호
판독 회로의 전원 전압보다 높은 바이어스 전압이 상기 대향 전극에는 인가되고, 상기 신호 판독 회로는, 상기
반도체 기판 내에 형성되고 상기 화소 전극으로 이동한 정공이 축적되는 전하 축적부와, 상기 전하 축적부에 게
이트 전극이 전기적으로 접속되고, 상기 전하 축적부의 전위에 따른 신호를 출력하는 출력 트랜지스터와, 상기
게이트 전극의 전위가 소정 값 이상이 되는 것을 방지하는 보호 회로를 포함하고, 상기 보호 회로는, 전원에 접
속되는 상기 반도체 기판 내에 형성된 불순물 영역을 갖고, 상기 출력 트랜지스터는, 상기 전원에 접속되는 상
기 반도체 기판 내에 형성된 불순물 영역을 갖고, 인접하는 2 개의 상기 화소마다 상기 전원에 접속되는 상기
반도체 기판 내에 형성된 불순물 영역이 2 개 존재하도록, 상기 보호 회로의 상기 불순물 영역 및 상기 출력 트
랜지스터의 상기 불순물 영역이 당해 2 개의 화소에서 공통화되어 있는 것이다.
개시된 고체 촬상 소자는, 인접하는 2 개의 상기 화소의 일방의 화소의 상기 보호 회로의 불순물 영역과, 당해[0081]
2 개의 화소의 타방의 화소의 상기 출력 트랜지스터의 불순물 영역이 공통화되어 있고, 인접하는 2 개의 상기
화소의 일방의 화소의 상기 출력 트랜지스터의 불순물 영역과, 당해 2 개의 화소의 타방의 화소의 상기 보호 회
로의 불순물 영역이 공통화되어 있는 것이다.
개시된 고체 촬상 소자는, 인접하는 2 개의 상기 화소의 일방의 화소의 상기 보호 회로의 불순물 영역과, 당해[0082]
2 개의 화소의 타방의 화소의 상기 보호 회로의 불순물 영역이 공통화되어 있고, 인접하는 2 개의 상기 화소의
일방의 화소의 상기 출력 트랜지스터의 불순물 영역과, 당해 2 개의 화소의 타방의 화소의 상기 출력 트랜지스
터의 불순물 영역이 공통화되어 있는 것이다.
개시된 고체 촬상 소자는, 상기 보호 회로는 MOS 트랜지스터에 의해 구성되고, 상기 MOS 트랜지스터의 소스 영[0083]
역이 상기 보호 회로의 불순물 영역이고, 상기 MOS 트랜지스터의 게이트 전극과 드레인 영역은, 각각 상기 전하
축적부에 전기적으로 접속되는 것이다.
개시된 고체 촬상 소자는, 상기 보호 회로는 다이오드에 의해 구성되고, 상기 다이오드의 애노드가 상기 보호[0084]
회로의 불순물 영역이고, 상기 다이오드의 캐소드가 상기 전하 축적부에 전기적으로 접속되는 것이다.
등록특허 10-1607737
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개시된 촬상 장치는 상기 고체 촬상 소자를 구비하는 것이다.[0085]
산업상 이용가능성[0086]
본 발명에 의하면, 과대 광이 입사된 경우의 고장을 방지할 수 있고, 또한 화소 사이즈를 축소할 수 있는 적층[0087]
형의 고체 촬상 소자와 이것을 구비하는 촬상 장치를 제공할 수 있다.
본 발명을 상세하게 또 특정한 실시양태를 참조하여 설명하였지만, 본 발명의 정신과 범위를 일탈하지 않고 여[0088]
러 가지 변경이나 수정을 가할 수 있는 것은 당업자에게 있어 분명하다. 본 출원은, 2011년 3월 29일 출원
된 일본 출원 (일본 특허출원 2011-72364) 에 기초하는 것으로, 그 내용은 여기에 참조로서 받아들여진다.
부호의 설명
P : 광전 변환부[0089]
S : 신호 판독 회로
1 : 화소 전극
2 : 대향 전극
3 : 광전 변환층
4 : 전하 축적부
6 : 보호 트랜지스터
7 : 출력 트랜지스터
61 : 보호 트랜지스터의 게이트 전극
62 : 보호 트랜지스터의 소스 영역
71 : 출력 트랜지스터의 게이트 전극
72 : 출력 트랜지스터의 드레인 영역
73 : 출력 트랜지스터의 소스 영역
도면
도면1
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도면2
도면3
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도면4
도면5
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도면6
도면7
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도면8
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도면9
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도면10
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