(19) 대한민국특허청(KR)
(12) 등록특허공보(B1)
(45) 공고일자 2015년07월24일
(11) 등록번호 10-1539294
(24) 등록일자 2015년07월20일
(51) 국제특허분류(Int. Cl.)
H01L 29/786 (2006.01) H01L 21/336 (2006.01)
(21) 출원번호 10-2014-0012245
(22) 출원일자 2014년02월03일
심사청구일자 2014년02월03일
(56) 선행기술조사문헌
논문(2013.08)*
KR1020130093922 A
KR1020110039772 A
KR1020080074515 A
*는 심사관에 의하여 인용된 문헌
(73) 특허권자
한국해양대학교 산학협력단
부산광역시 영도구 태종로 727 (동삼동, 한국해양
대학교)
(72) 발명자
김홍승
대구광역시 수성구 상록로 69(범어동, 래미안수성
아파트 101-703)
이종훈
경상북도 청도군 청도읍 원정2길 20
(뒷면에 계속)
(74) 대리인
이준성
전체 청구항 수 : 총 9 항 심사관 : 최혜미
(54) 발명의 명칭 ZnO/MgZnO 활성층 구조의 박막트랜지스터
(57) 요 약
본 발명은 이중 활성층 구조의 박막트랜지스터에 관한 것으로서, 절연기판과, 상기 절연기판 상에 형성된 제 1박
막인 ZnO 활성층과, 상기 제 1박막인 ZnO 활성층 상에 형성된 제 2박막인 MgZnO 활성층과, 상기 제 2박막인
MgZnO 활성층과 접촉된 소오스 및 드레인전극을 포함하여 구성되는 것을 특징으로 하는 ZnO/MgZnO 활성층 구조의
(뒷면에 계속)
대 표 도 - 도1
등록특허 10-1539294
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박막트랜지스터를 기술적 요지로 한다.
이에 의해 제 1박막인 ZnO 활성층과 제 2박막인 MgZnO 활성층의 두께를 조절함으로써 박막트랜지스터의 소자 성
능을 조절할 수 있음을 알 수 있었으며 이에 따라 최적의 전자이동도를 보이는 제 1박막인 ZnO 활성층의 임계 두
께치를 산출 할 수 있는 효과가 있으며 또한 ZnO/MgZnO 활성층 구조의 박막트랜지스터는 단일 ZnO 소자보다 전자
이동도는 30% 이상 향상되며 문턱전압 이하의 기울기(Sub-Threshold Slope, S.S)가 50 % 이상 감소하여 소자의
성능을 향상시킬 수 있어 그 활용도가 뛰어난 이점이 있다.
(72) 발명자
장낙원
부산광역시 해운대구 양운로 182 두산동국아파트
101동 802호
김상현
부산광역시 동래구 명안로 86번길 19-12(명장동)
등록특허 10-1539294
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명 세 서
청구범위
청구항 1
절연기판;
상기 절연기판 상에 형성된 제 1박막인 ZnO 활성층;
상기 제 1박막인 ZnO 활성층 상에 형성된 제 2박막인 MgZnO 활성층;
상기 제 2박막인 MgZnO 활성층과 접촉된 소오스 및 드레인전극;을 포함하되,
상기 제 2박막인 MgZnO 활성층과 상기 소오스 및 드레인전극 사이에 제 3박막으로서 ZnO 활성층이 하나 더 형성
된 것을 특징으로 하는 ZnO/MgZnO 활성층 구조의 박막트랜지스터.
청구항 2
제 1항에 있어서, 상기 절연기판은
실리콘, 플라스틱 및 유리기판 중 어느 하나인 것을 특징으로 하는 ZnO/MgZnO 활성층 구조의 박막트랜지스터.
청구항 3
제 1항에 있어서, 상기 제 1박막인 ZnO 활성층은
1 nm ~ 100 nm 두께로 형성되는 것을 특징으로 하는 ZnO/MgZnO 활성층 구조의 박막트랜지스터.
청구항 4
제 1항에 있어서, 상기 제 2박막인 MgZnO 활성층은
1 nm ~ 100 nm 두께로 형성되는 것을 특징으로 하는 ZnO/MgZnO 활성층 구조의 박막트랜지스터.
청구항 5
제 1항에 있어서, 상기 제 2박막인 MgZnO 활성층은
코-스퍼터링(co-sputtering) 증착법에 의해 형성되며, 상기 제 2박막인 MgZnO 활성층에서 Mg의 양은 1 at% ~
50 at%(atomic percent)의 조성을 갖는 것을 특징으로 하는 ZnO/MgZnO 활성층 구조의 박막트랜지스터.
청구항 6
제 5항에 있어서, 상기 제 2박막인 MgZnO 활성층에서 Mg의 양은
코-스퍼터링(co-sputtering) 증착 과정 중에 MgZnO 타겟에 가해주는 파워를 달리함으로써 조절되는 것을 특징으
로 하는 ZnO/MgZnO 활성층 구조의 박막트랜지스터.
청구항 7
제 1항에 있어서, 상기 ZnO/MgZnO 활성층 구조의 박막트랜지스터는,
상기 제 2박막인 MgZnO 활성층과 Ti 또는 Ni 금속을 접촉시켜 오믹 접촉(ohmic contact)이 형성되며, 상기 Ti
또는 Ni 금속 상에 Au로 이루어진 소오스 및 드레인전극을 형성하는 것을 특징으로 하는 ZnO/MgZnO 활성층 구조
의 박막트랜지스터.
청구항 8
제 7항에 있어서, 상기 Ti 또는 Ni 금속은
1 nm ~ 20 nm 두께로 형성되는 것을 특징으로 하는 ZnO/MgZnO 활성층 구조의 박막트랜지스터.
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청구항 9
삭제
청구항 10
제 1항에 있어서, 제 3박막인 ZnO 활성층은
1 nm ~ 100 nm 두께로 형성되는 것을 특징으로 하는 ZnO/MgZnO 활성층 구조의 박막트랜지스터.
발명의 설명
기 술 분 야
본 발명은 이중 활성층 구조의 박막트랜지스터에 관한 것으로서, 종래기술인 단일 활성층 구조의 박막트랜지스[0001]
터 보다 우수한 소자 성능을 보이는 이중으로 형성된 활성층 구조의 박막트랜지스터에 관한 것이다.
배 경 기 술
일반적으로 박막트랜지스터(Thin Film Transistor; TFT)는 액정 디스플레이 장치(Liquid Crystal Display;[0002]
LCD), 유기발광 다이오드(Organic Light Emitting Diode; OLED) 등의 디스플레이 장치에 사용된다.
그 중에는 소스, 드레인 및 채널을 형성하는 활성층(Active Layer)이 결정질 실리콘(Crystalline Silicone)으[0003]
로 형성된 박막 트랜지스터 등이 있다. LCD, OLED 등의 디스플레이 장치에 사용되는 박막 트랜지스터는 유리,
석영 등의 투명 기판에 실리콘을 증착시키고 게이트 및 게이트 전극을 형성하고, 소스 및 드레인에 도펀트를 주
입한 후 어닐링(Annealing) 처리를 하여 활성화 시킨 후 절연층을 형성하여 구성된다.
박막 트랜지스터의 소스, 드레인 및 채널을 구성하는 활성층은 통상 유리 등의 투명 기판 상에 화학 기상 증착[0004]
(CVD) 방법 등을 사용하여 실리콘층을 증착시켜 형성된다. 그러나 CVD 등의 방법에 의하여 직접 기판에 증착된
실리콘층은 비정질(Amorphous) 실리콘막으로서 낮은 전자 이동도(Electron Mobility)를 가진다.
디스플레이 장치가 빠른 동작 속도를 요하고 소형화됨에 따라 산화물 반도체를 이용한 박막트랜지스터에서 이동[0005]
도의 향상과 소자의 안정성을 해결하기 위한 많은 방법이 연구되고 있다.
종래 기술로써, 대한민국특허청 등록특허공보 등록번호 10-0390522호(출원일자 2000년 12월 1일)의 "결정질 실[0006]
리콘 활성층을 포함하는 박막트랜지스터 제조 방법"은 결정화된 실리콘 활성층 및 게이트 전극을 포함하고 상기
활성층에 LDD 영역 또는 오프셋 접합부(Offset Junction)가 형성된 박막 트랜지스터(Thin Film Transistor;
TFT)를 제조하는 방법을 특징으로 하고 있다.
그리고, 대한민국특허청 공개특허공보 공개번호 10-2012-0127318호(출원일자 2012년 5월 11일)의 "폴리실리콘[0007]
활성층을 함유한 박막트랜지스터, 그 제조방법 및 어레이 기판"은 기판에 비정질 실리콘층을 퇴적하고, 상기 비
정질 실리콘층에 대하여 패터닝을 실시하여 소스영역, 드레인영역과 채널영역을 포함하는 활성층을 형성하는 단
계; 상기 소스영역과 상기 드레인영역에 유도금속을 퇴적하는 단계; 유도금속이 퇴적된 활성층에 대하여 제1 열
처리를 실시하여, 상기 활성층이 상기 유도금속의 작용 하에서 결정화가 발생되도록 하는 단계; 상기 소스영역
과 상기 드레인영역에 상기 유도금속을 수집하기 위한 제1 불순물을 도핑하는 단계; 도핑 후의 활성층에 대하여
제2 열처리를 실시함으로써, 상기 제1 불순물이 상기 채널영역에 잔류된 유도금속을 흡수하도록 하는 단계를 포
함하는 일종의 폴리실리콘 활성층을 함유한 박막트랜지스터 제조방법에 관한 것이다.
상기의 종래기술들은 활성층이 단층인 단일 활성층 박막트랜지스터에 관한 것이다. 최근에는 보다 더 높은 전자[0008]
이동도를 위해 활성층이 이중인 이중 활성층 박막트랜지스터가 대두되고 있다.
선행기술문헌
특허문헌
(특허문헌 0001) 한국등록특허 등록번호 10-0390522호 [0009]
(특허문헌 0002) 한국공개특허 공개번호 10-2012-0127318호
등록특허 10-1539294
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발명의 내용
해결하려는 과제
본 발명은 이중 활성층 구조의 박막트랜지스터에 관한 것으로서, 종래기술인 단일 활성층 구조의 박막트랜지스[0010]
터 보다 우수한 소자 성능(전자 이동도, 소자 안정성)을 보이는 이중으로 형성된 활성층 박막트랜지스터의 제공
을 목적으로 한다.
과제의 해결 수단
상기 목적을 달성하기 위해 본 발명은, 절연기판과, 상기 절연기판 상에 형성된 제 1박막인 ZnO 활성층과, 상기[0011]
제 1박막인 ZnO 활성층 상에 형성된 제 2박막인 MgZnO 활성층과, 상기 제 2박막인 MgZnO 활성층과 접촉된 소오
스 및 드레인전극을 포함하여 구성되는 것을 특징으로 하는 ZnO/MgZnO 활성층 구조의 박막트랜지스터를 기술적
요지로 한다.
또한, 상기 절연기판은 실리콘, 플라스틱 및 유리기판 중 어느 하나인 것이 바람직하다.[0012]
또한, 상기 제 1박막인 ZnO 활성층은 1 nm ~ 100 nm 두께로 형성되는 것이 바람직하다.[0013]
또한, 상기 제 2박막인 MgZnO 활성층은 1 nm ~ 100 nm 두께로 형성되는 것이 바람직하다.[0014]
또한, 상기 제 2박막인 MgZnO 활성층은 코-스퍼터링(co-sputtering) 증착법에 의해 증착되며, 상기 제 2박막인[0015]
MgZnO 활성층에서 Mg의 양은 1 at% ~ 50 at%(atomic percent)의 조성을 갖는 것이 바람직하다.
또한, 상기 제 2박막인 MgZnO 활성층에서 Mg의 양은 코-스퍼터링(co-sputtering) 증착 과정 중에 MgZnO 타겟에[0016]
가해주는 파워를 달리함으로써 조절하는 것이 바람직하다.
또한, 상기 제 2박막인 MgZnO 활성층과 Ti 또는 Ni 금속을 접촉시켜 오믹 접촉(Ohmic Contact)을 형성하며, 상[0017]
기 Ti 또는 Ni 금속 상에 Au을 증착하여, 소오스 및 드레인전극을 형성하는 것이 바람직하다.
또한, 상기 Ti 또는 Ni 금속은 1 nm ~ 20 nm 두께로 형성되는 것이 바람직하다.[0018]
또한, 상기 제 2박막인 MgZnO 활성층과 상기 소오스 및 드레인전극 사이에 제 3박막으로서 ZnO 활성층이 하나[0019]
더 형성된 것이 바람직하다.
또한, 제 3박막인 ZnO 활성층은 1 nm ~ 100 nm 두께로 형성되는 것이 바람직하다.[0020]
발명의 효과
본 발명에 따르면 제 1박막인 ZnO 활성층과 제 2박막인 MgZnO 활성층의 두께를 조절함으로써 박막트랜지스터의[0021]
소자 성능을 조절할 수 있음을 알 수 있었으며 이에 따라 최적의 전자이동도를 보이는 제 1박막인 ZnO 활성층의
임계 두께치를 산출할 수 있는 효과가 있다.
또한 ZnO/MgZnO 활성층 구조의 박막트랜지스터는 단일 ZnO 소자보다 전자이동도는 30% 이상 향상되며 문턱전압[0022]
이하의 기울기(Sub-Threshold Slope, S.S)가 50 % 이상 감소하여 소자의 성능을 향상시키는 효과가 있다.
도면의 간단한 설명
도 1 - 본 발명의 일실시예에 따른 ZnO/MgZnO 활성층 구조의 박막트랜지스터의 단면도.[0023]
도 2 - 본 발명의 일실시예에 따른 ZnO와 MgZnO 타켓의 파워 변화에 따른 코-스퍼터링(co-sputtering)으로 증착
된 MgZnO 활성층의 UV-Vis 측정 그래프를 나타낸 도.
도 3 - 본 발명의 일실시예에 따른 MgZnO와 소오스 및 드레인전극(Ti/Au) 간의 오믹접촉 특성 전류-전압(I-V)
그래프를 나타낸 도.
도 4 - 본 발명의 일실시예에 따른 ZnO/MgZnO 활성층 구조의 박막트랜지스터의 출력특성 그래프를 나타낸 도.
도 5 - 본 발명의 일실시예에 따른 ZnO/MgZnO 활성층 구조의 박막트랜지스터의 전도특성 그래프를 나타낸 도.
발명을 실시하기 위한 구체적인 내용
등록특허 10-1539294
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본 발명은 이중 활성층 구조의 박막트랜지스터에 관한 것으로서, 종래기술인 단일 활성층 구조의 박막트랜지스[0024]
터 보다 우수한 소자 성능(전자 이동도, 소자 안정성)을 보이는 이중으로 형성된 활성층 박막트랜지스터에 관한
것이다.
또한, 절연기판과, 상기 절연기판 상에 형성된 제 1박막인 ZnO 활성층과, 상기 제 1박막인 ZnO 활성층 상에 형[0025]
성된 제 2박막인 MgZnO 활성층과, 상기 제 2박막인 MgZnO 활성층과 접촉된 소오스 및 드레인전극을 포함하여 구
성되는 것을 특징으로 한다.
특히, 제 1박막인 ZnO 활성층과 제 2박막인 MgZnO 활성층의 두께를 조절함으로써 박막트랜지스터의 소자 성능을[0026]
조절할 수 있음을 알 수 있었으며 이에 따라 최적의 전자이동도를 보이는 제 1박막인 ZnO 활성층의 임계 두께치
를 산출하여 단일 ZnO 소자보다 전자이동도는 30% 이상 향상되며 문턱전압 이하의 기울기(Sub-Threshold Slope,
S.S)가 50 % 이상 감소하여 소자의 성능을 향상시킨 이중 활성층 구조의 박막트랜지스터에 관한 것이다.
이하에서는 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명하고자 한다. 도 1은 본 발명의 일실시예에 따[0027]
른 ZnO/MgZnO 활성층 구조의 박막트랜지스터의 단면도이다. 도 2는 본 발명의 일실시예에 따른 ZnO와 MgZnO 타
켓의 파워 변화에 따른 코-스퍼터링(co-sputtering)으로 증착된 MgZnO 활성층의 UV-Vis 측정 그래프이다. 도 3
은 본 발명의 일실시예에 따른 MgZnO와 소오스 및 드레인전극(Ti/Au) 간의 오믹접촉 특성 전류-전압(I-V) 그래
프이다. 도 4는 본 발명의 일실시예에 따른 ZnO/MgZnO 활성층 구조의 박막트랜지스터의 출력특성 그래프이다.
도 5는 본 발명의 일실시예에 따른 ZnO/MgZnO 활성층 구조의 박막트랜지스터의 전도특성 그래프이다.
도시된 바와 같이 본 발명은 절연기판(100)과, 상기 절연기판(100) 상에 형성된 제 1박막인 ZnO 활성층(200)과,[0028]
상기 제 1박막인 ZnO 활성층(200) 상에 형성된 제 2박막인 MgZnO 활성층(300)과, 상기 제 2박막인 MgZnO 활성층
(300)과 접촉된 소오스 및 드레인전극으로 크게 구성된다.
먼저, 상기 절연기판(100)에 대해 설명하고자 한다.[0029]
상기 절연기판(100)은 후술할 제 1박막인 ZnO 활성층(200), 상기 제 1박막인 ZnO 활성층 상에 형성된 제 2박막[0030]
인 MgZnO 활성층(300) 및 상기 제 2박막인 MgZnO 활성층(300)과 접촉된 소오스 및 드레인전극이 올려질 박막트
랜지스터 기판이다.
일반적인 박막형 트랜지스터의 구조는 게이트전극/절연층/소오스 및 드레인전극으로 이루어져 있으며 게이트 전[0031]
극에 ( )전압을 걸어주었을 시 정공(Hole)은 척력에 의해 밀려나게 되고 반대로 전자들은 끌려 오게 된다. 이러
한 전자들이 지나다닐 수 있는 채널이 형성되고 있는 것이다. 즉 게이트에 채널이 형성될 정도로 전압을 걸어주
어야 하는 것이다. 반대로 게이트전극에 (-)전압을 걸어주게 되면 전자가 아닌 정공(Hole)이 쌓이게 되어 전류
는 흐르지 않게 된다. 이렇게 채널이 형성되어 전류가 증가하는 시점의 게이트 전압을 문턱전압(Threshold
Voltage)이라고 한다.
상기 절연기판(100)은 실리콘, 플라스틱 및 유리기판 중의 하나로 선택된 소재의 기판을 절연 처리한 것이다.[0032]
본 발명의 일실시예에 따르면 n
-Si 실리콘 기판을 수평형 열산화로를 이용하여 900 ℃에서 건식 산화방법으로
SiO2 절연기판(100)을 형성하였다. 불순물이 다량 주입된 n
-Si 실리콘이 게이트 전극 역할을 하며, 수평형 열산
화로를 이용하여 건식 산화방법으로 절연층이 형성된 부분이 절연층 역할을 하게 된다. 즉 상기 절연기판(100)
은 절연층이 포함된 게이트 전극 역할을 하게된다.
다음으로, 상기 절연기판(100) 상에 형성된 제 1박막인 ZnO 활성층(200)에 대해 설명하고자 한다.[0033]
상기 ZnO 활성층(200)은 상기 절연기판(100)과 후술할 제 2박막인 MgZnO 활성층(300) 사이에 위치하게 된다. 본[0034]
발명의 일실시예에 따르면 ZnO 박막은 4인치 ZnO 타켓으로 코-스퍼터링(co-sputtering) 증착법(100 W 파워)에
의해 증착되었다.
또한, 본 발명의 일실시예에 따른 상기 ZnO 활성층(200)의 증착조건은 다음과 같다. 분위기 가스로 아르곤(Ar)[0035]
가스를 매스 플로우 콘트롤러(Mass Flow Controller ; MFC)를 통해 20 sccm을 챔버안에 흘려주었다. 증착시 압
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력은 5 mTorr이며, 증착온도는 300 ℃이다.
상기와 같은 조건으로 형성될 ZnO 활성층(200)의 두께는 1 nm ~ 100 nm 로 하는 것이 바람직하다. 상기 두께는[0036]
소자로써 구동할 수 있으며, 박막으로서 최소한의 두께 이상(1 nm)이며 고집적 적층 트랜지스터의 목적에 부합
하는 두께 이하(100 nm)이다.
또한 상기 1 nm ~ 100 nm의 두께는 후술할 최적의 전자이동도를 보이는 임계두께치를 포함하는 범위이며, 더욱[0037]
바람직하기로는 5 nm ~ 30 nm의 두께이며, 더더욱 바람직하기로는 10 nm의 두께이다. 또한 ZnO 두께가 증가(게
이트 전자 영역(Gate Electric Field)에 의한 거리가 멀어짐)함에 따라, 형성된 고밀도 전자들에 의한 전기적
특성 향상이 크지 않으므로 그 두께를 100 nm 이하로 제한하는 것이 바람직하다.
표 1에서와 같이, 본 발명의 일실시예에 따른 가장 높은 이동도를 가진 소자는 ZnO 10 nm 일 때 가장 우수하였[0038]
으며, ZnO 5 nm 일 때 가장 낮은 값을 가졌다. 하지만 ZnO 20 nm와 30 nm 의 소자는 ZnO 박막트랜지스터와 비슷
한 값을 보였다.
또한, 다음과 같은 수식으로 문턱전압 이하의 기울기(Sub-Threshold Slope, S.S)를 구하였다. [0039]
[0040]
단일 ZnO 박막트랜지스터는 S.S 값이 약 0.44 V/decade 값을 보였으나, ZnO 5 nm 소자는 증가한 0.72 V/decade[0041]
값 보였다. 하지만 ZnO 20 nm 소자의 경우 0.22 V/decade 로 ZnO에 비해 절반 가량 감소한 특성을 보였다. 이와
같은 변화는 채널에서의 전자포획 같은 현상이 상당히 감소하여 전기적 특성이 향상이 된 것이다.
이 같은 현상은 단일 활성층을 가지는 트랜지스터에서 게이트 전압에 따라 다수의 캐리어가 반도체와 절연체 경[0042]
계에 채널이 형성이 되어 전류 흐름에 기여하는 것을 보여 준다. 하지만 이중 활성층을 가지는 경우 반도체와
절연체 경계뿐만 아니라 MgZnO와 ZnO와 경계에 형성된 전도대역 차이에 의해 생성된 전위우물에 의해서도 전류
흐름이 발생할 수 있으며, 이를 통해 낮은 전자산란을 가져 올 수 있기 때문에 이동도의 향상과 낮은 전자포획
밀도에 의한 문턱전압 이하의 기울기(Sub-Threshold Slope, S.S)의 감소를 가져온 것이다.
또한 ZnO 층이 얇은 샘플 (<10 nm)에서는 전기적 특성이 향상이 많지 않았으며, 이는 초기 성장 시 ZnO 박막의[0043]
결정성의 문제이다. 하지만 10 nm 이상에서는 단일 활성층 박막트랜지스터에 비해 향상된 전기적 특성을
보였다. 이와 같은 변화는 채널에서의 전자포획 같은 현상이 상당히 감소하여 우수한 전기전도성을 보인
것이다. 게이트 전자 영역(Gate Electric Field)에 의한 거리가 멀어짐(ZnO 두께 증가)에 따라, 형성된 고밀도
전자들에 의한 전기적 특성 향상이 크지 않음을 알 수 있다.
따라서 제 1박막인 ZnO활성층의 두께를 조절함으로써 박막트랜지스터의 소자 성능을 조절할 수 있음을 알 수 있[0044]
었으며 이에 따라 최적의 전자이동도를 보이는 제 1박막인 ZnO활성층의 임계 두께치(약 10 nm)를 산출할 수 있
었다.
다음으로, 상기 제 1박막인 ZnO 활성층(200) 상에 형성된 제 2박막인 MgZnO 활성층(300)에 대해 설명하고자 한[0045]
다. 상기 MgZnO 활성층(300)은 상기 ZnO 활성층(200)과 후술할 소오스 및 드레인 전극(또는 제 3박막인 ZnO 활
성층) 사이에 위치하게 된다.
또한, 상기 제 2박막인 MgZnO 활성층(300)에서 Mg의 양은 1 at% ~ 50 at%(atomic percent)의 조성을 갖는 것이[0046]
바람직하며, 상기 제 2박막인 MgZnO 활성층(300)에서 Mg의 양은 코-스퍼터링(co-sputtering) 증착 과정 중에
MgZnO 타겟에 가해주는 파워를 달리함으로써 조절하는 것을 특징으로 한다.
본 발명의 일실시예에 따르면 ZnO 타켓에 100 W의 파워로 고정하고 MgxZn1-xO (x = 30 at%) 타켓에 파워를 50 W[0047]
에서 200 W 범위에서 선택하여 코-스퍼터링(co-sputtering) 한다. 파워가 증가할수록 Mg의 조성비는 증가하며,
도 2에 도시된 바와 같이 광밴드갭은 증가하게 된다. 광밴드갭이 증가를 한다는 것은 결국 MgZnO 박막의 전도대
와 가전자대의 차이(폭)이 넓어진다는 것을 의미한다. MgZnO의 밴드갭이 넓어지면 ZnO와 이종접합시에 ZnO의 밴
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드갭을 뺀 만큼의 밴드갭 차이가 발생한다(band offset). 이 차이로 인해 전도대 오프셋(conduction band
offset)과 가전자대 오프셋 (valence band offset)가 발생을 하게 되는데, Mg 조성이 증가되면 결국 밴드갭이
증가하고 전도대 오프셋이 커지게 되기 때문에 전위 벽이 높게 생성이 되어 전자를 더 구속 시킬 수 있다. 더
많은 전자를 구속시켜서 2차원 전자가스(2 Dimensional Electron Gas; 2DEG)의 밀도를 높이면 좋을 수는 있으나
ZnO와 MgO의 결정 구조의 상이함으로 인해 Mg의 양을 무조건 증가시킬 수는 없다.
일반적으로, 청색 및 자외선 발광다이오드, 레이저 다이오드, UV 감지기(Detector)소자 등의 기술적인 중요성은[0048]
ZnO를 기반으로 하는 산화물 반도체와 함께 와이드 밴드갭 반도체가 있다. 특히 ZnO에 Mg를 첨가하여 MgZnO 화
합물을 첨가할 경우 밴드갭을 3.3 eV ~ 7.8 eV 까지 증가시킬 수 있고, ZnO/MgZnO 초격자 구조를 이용할 경우
자유엑시톤 결합에너지를 100meV 이상까지 증가시킬 수 있는 장점을 가지고 있다. 그러나 MgO는 결정구조가 암
염(ROCKSALT) 구조를 가지는 입방정 구조이기 때문에 헥사고날(Hexagonal) 구조를 가진 ZnO에 첨가될 경우 고용
도에 큰 제한을 가지게 된다.
따라서 본 실시예에서는 코-스퍼터링(co-sputtering) 증착법으로 실리콘 기판 위에 ZnO/MgZnO 박막을 증착시켰[0049]
다. RF 파워는 ZnO 타켓을 고정시키고, MgO 타켓 파워를 변화시켜 Mg 농도를 조절하였다. 그 결과는 MgO 타겟
파워를 증가할수록 반치폭이 증가하고, C-plane을 따라 격자 상수가 감소하는 것을 확인할 수 있고, 자외선 방
출 피크 세기(UV Emission Peak Intensity)가 감소하며 단파장 쪽으로 청색 이동(Blue Shift) 하고 활성화 에
너지(Activation Energy)가 증가하는 효과가 있다.
상기와 같은 조건으로 형성될 MgZnO 활성층(300)의 두께는 1 nm ~ 100 nm 로 하는 것이 바람직하다. 상기 두께[0050]
는 소자로써 구동할 수 있으며, 박막으로서 최소한의 두께 이상(1 nm)이며 고집적 적층 트랜지스터의 목적에 부
합하는 두께 이하(100 nm)이다.
다음으로 상기 제 2박막인 MgZnO 활성층(300)과 접촉된 소오스 및 드레인전극에 대해 설명하고자 한다. 상기 소[0051]
오스 및 드레인전극은 상기 제 2박막인 MgZnO 활성층(300)과 Ti 또는 Ni 금속(400)을 접촉시켜 오믹 접촉(Ohmic
Contact)을 형성하며, 상기 Ti 또는 Ni 금속(400) 상에 Au(500)을 증착한 부분이다.
Ti 또는 Ni 금속(400) 상에 Au(500)을 증착하는 이유는 Ti와 같은 금속은 대기중에서 산화하여 TiO2와 같은 절[0052]
연막을 형성하게 되므로 Au를 증착하여 산화방지를 하며 전도성 향상에 도움을 준다.
본 발명의 일실시예에서는 탑 컨택(Top Contact)