(19) 대한민국특허청(KR)
(12) 등록특허공보(B1)
(45) 공고일자 2009년10월08일
(11) 등록번호 10-0920778
(24) 등록일자 2009년09월30일
(51) Int. Cl.

H01L 23/48 (2006.01) H01L 23/28 (2006.01)
(21) 출원번호 10-2007-0097654
(22) 출원일자 2007년09월28일
심사청구일자 2007년09월28일
(65) 공개번호 10-2009-0032419
(43) 공개일자 2009년04월01일
(56) 선행기술조사문헌
KR1020030046941 A*
JP2006229072 A
KR1020060116894 A
KR1020070000178 A
*는 심사관에 의하여 인용된 문헌
(73) 특허권자
삼성전기주식회사
경기도 수원시 영통구 매탄동 314
(72) 발명자
박승욱
서울 은평구 녹번동 134번지 8호 28통 4반 장군빌
라 101
양시중
경기 수원시 영통구 매탄2동 금성APT 104동 405호
홍주표
경기 수원시 영통구 매탄3동 1251-4 105호
(74) 대리인
특허법인화우
전체 청구항 수 : 총 13 항 심사관 : 권용경
(54) 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법
(57) 요 약
본 발명은 패키지 공정시 웨이퍼의 휨을 방지하고, 패키지의 박막화를 구현하기 위한 것이다.
이를 위해, 본 발명은, 비아가 형성된 웨이퍼; 상기 웨이퍼의 하부에 실장되는 칩; 및 상기 웨이퍼의 측면을 둘
러싸도록 상기 칩의 상면에 몰딩된 실링부;를 포함하는 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법을 제공한
다.
대 표 도 - 도9
- 1 -
등록특허 10-0920778
특허청구의 범위
청구항 1
비아가 형성된 웨이퍼;
상기 웨이퍼의 하부에 플립칩 방식으로 실장되는 칩; 및
상기 웨이퍼의 측면을 둘러싸도록 상기 칩의 상면에 몰딩된 실링부;
를 포함하는 웨이퍼 레벨 칩 스케일 패키지.
청구항 2
제1항에 있어서,
상기 칩은 상기 비아에 솔더 범프를 통해 전기적으로 연결되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키
지.
청구항 3
제2항에 있어서,
상기 솔더 범프는, 스터드 범프(stud bump)인 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
청구항 4
제1항에 있어서,
상기 웨이퍼는 실리콘, 석영, 유리, 사파이어, LiTa03, LiNb03, GaN 중 어느 하나의 재질로 형성되는 것을 특징
으로 하는 웨이퍼 레벨 칩 스케일 패키지.
청구항 5
제1항에 있어서,
상기 실링부는 에폭시와 같은 고분자 물질로 형성되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
청구항 6
제1항에 있어서,
상기 칩은 표면 탄성파 필터(SAW Filter) 또는 이미지센서의 칩인 것을 특징으로 하는 웨이퍼 레벨 칩 스케일
패키지.
청구항 7
(a) 일단이 개구되고 타단이 폐쇄된 블라인드 비아를 웨이퍼에 형성하는 단계;
(b) 상기 블라인드 비아의 타단이 개구되도록 상기 웨이퍼를 씨닝하는 단계;
(c) 상기 웨이퍼에 칩을 실장하는 단계; 및
(d) 상기 칩과 상기 웨이퍼 사이의 공간이 밀봉되도록 상기 웨이퍼의 측면을 둘러싸며 상기 칩의 상면에 몰딩되
는 실링부를 형성하는 단계;
를 포함하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
청구항 8
제1항에 있어서,
상기 (a) 단계는,
상기 웨이퍼의 일면에 비아홈을 형성하는 단계;
- 2 -
등록특허 10-0920778
상기 비아홈에 산화막층을 형성하는 단계; 및
상기 비아홈에 메탈을 충전하는 단계를 포함하여 이루어지는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지
의 제조방법.
청구항 9
제8항에 있어서,
상기 비아홈은, 레이저, 에칭, 샌딩(sanding) 중 어느 하나의 공정에 의해 형성되는 것을 특징으로 하는 웨이퍼
레벨 칩 스케일 패키지의 제조방법.
청구항 10
제8항에 있어서,
상기 메탈은 구리와 같은 전도성이 높은 금속인 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
청구항 11
제7항에 있어서,
상기 (b) 단계는, 그라인딩(grinding), 래핑(lapping), 폴리싱(polishing), 에칭 중 어느 하나의 공정에 의해
수행되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
청구항 12
제7항에 있어서,
상기 (c) 단계에서, 상기 칩은 상기 웨이퍼에 형성된 비아 하단부에 솔더 범프를 통해 플립칩 방식으로 실장되
는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
청구항 13
삭제
청구항 14
제7항에 있어서,
상기 (d) 단계에서, 상기 실링부는, 라미네이션(lamination), 트랜스퍼 오버 몰드(transfer over mold), 스핀
몰드, 액상 몰드 중 어느 하나의 공정에 의해 형성되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제
조방법.
청구항 15
삭제
청구항 16
삭제
청구항 17
삭제
청구항 18
삭제
청구항 19
삭제
- 3 -
등록특허 10-0920778
청구항 20
삭제
청구항 21
삭제
청구항 22
삭제
명 세 서
발명의 상세한 설명
기 술 분 야
본 발명은 웨이퍼 레벨 칩 스케일 패키지에 관한 것으로서, 보다 상세하게는 패키지 공정시 웨이퍼의 휨을 방지<1>
하고, 패키지의 박막화를 구현할 수 있는 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법에 관한 것이다.
배 경 기 술
오늘날 반도체 산업의 주요 추세 중의 하나는 가급적 반도체 소자를 소형화하는 것이다. 소형화의 요구는 특히<2>
반도체칩 패키지 산업에 있어서 두드러지는데, 패키지(package)란 미세회로가 설계된 집적회로 칩을 실제 전자
기기에 실장하여 사용할 수 있도록 플라스틱 수지나 세라믹으로 봉한 형태를 말한다.
종래의 전형적인 패키지는 그 안에 내장되는 집적회로 칩에 비하여 훨씬 큰 크기를 갖는다. 따라서, 패키지의<3>
크기를 칩 크기 수준으로 축소시키는 것이 패키지 기술자들의 관심사 중의 하나였다.
이와 같은 배경에 의하여 최근에 개발된 새로운 패키지 유형이 바로 칩 스케일 패키지(또는 칩 사이즈 패키지라<4>
고도 함)이다. 그 중에서 특히 웨이퍼 레벨 칩 스케일 패키지(wafer level chip scale package)는 개별 칩 단
위로 패키지 조립을 진행하는 전형적인 패키지 제조방법과 달리 웨이퍼 상태에서 일괄적으로 패키지들을 조립
및 제조한다는 점에 특징이 있다.
반도체 집적회로 칩의 발달은 패키지 기술의 발달로 이어져 지속적으로 고밀도화, 고속화, 소형화 및 박형화가<5>
실현되고 있다. 특히, 패키지 소자의 구조적 측면에서의 변천을 보면, 핀 삽입형(pin insert type or through
hole mount type)에서 표면 실장형(surface mount type)으로 발전하여 회로 기판에 대한 실장 밀도를 높여 왔
으며, 최근에는 베어 칩(bare chip)의 특성을 패키지 상태에서 그대로 유지하면서도 패키지의 크기를 칩 수준으
로 줄일 수 있는 칩 사이즈 패키지(chip size package; CSP)에 대한 활발한 연구가 진행되고 있다.
칩 사이즈 패키지 중에서 특히, 칩 표면에서 칩 패드를 재배선(rerouting or redistribution)한 후 솔더볼들을<6>
형성시킨 유형을 웨이퍼 레벨 칩 사이즈 패키지(wafer level chip scale package; WLCSP)라 한다. 상기 웨이퍼
레벨 칩 사이즈 패키지는 소위 플립 칩(flip chip)이라 불리는 방식으로 칩(chip 또는 die)이 회로 기판에 직접
실장되며, 칩의 재배선된 회로 위에 형성된 솔더볼이 회로 기판의 전도성 패드에 접합된다. 이 때 전도성 패드
에도 솔더볼이 형성되어 있어서 패키지의 솔더볼과 접합을 이루기도 한다.
최근에는 반도체 칩과 패키지의 크기가 거의 차이가 없을 정도로 작은 각종 CSP(Chip Size Package) 기술이 등<7>
장하기 시작했으며, 이 기술은 반도체의 소형, 고속, 고집적화 추세에 힘입어 예상보다 훨씬 빠르게 확산되고
있다.
이와 함께 칩을 절단하지 않은 웨이퍼(wafer) 상태에서 모든 조립 과정을 마치는 웨이퍼 레벨 패키지(wafer<8>
level package) 기술이 차세대 CSP 기술로 각광 받고 있다. 현재까지의 반도체 조립 공정은 웨이퍼를 각각의 칩
으로 절단한 후 이루어지는 데 반해, 웨이퍼 레벨 패키지 기술은 여러 칩들이 붙어있는 웨이퍼 상태에서 다이
본딩(die bonding), 와이어 본딩(wire bonding), 몰딩(molding) 등의 일련의 조립 공정을 마친 후 이를 절단해
곧바로 완제품을 만든다.
따라서, 이 기술을 적용할 경우 현재 선보이고 있는 CSP 기술보다 전체적인 패키지 비용을 더욱 낮출 수 있다.<9>
- 4 -
등록특허 10-0920778
종래의 일반적인 반도체 소자 패키지는 칩의 실장 및 외부 연결을 위한 비아가 형성된 완성품의 서브스트레이트<10>
상부에 칩을 실장하고, 상기 칩이 밀봉되도록 상기 서브스트레이트에 상기 칩을 덮는 몰딩부를 형성하여 제조된
다.
그러나, 이와 같은 경우 패키지 제조과정에서 서브스트레이트 자체의 수축에 의하여 서브스트레이트의 휨으로<11>
인해 싱귤레이션 라인이 변화함으로써 싱귤레이션 공정에 불량이 발생되거나, 몰딩부의 경화 과정 중에 몰딩부
를 형성하는 몰드 재료와 서브스트레이트의 열팽창계수 차이에 의한 수축 및 팽창에 의하여 서브스트레이트의
휨이 크게 발생하는 문제점이 있었다.
또한, 반도체 소자 패키지의 박막화 추세에 대응하여 서브스트레이트의 두께를 얇게할수록 서브스트레이트의 휨<12>
이 보다 크게 발생되고, 이에 따라 핸들링이 어려워 공정 수율이 감소되는 문제점이 있었다.
발명의 내용
해결 하고자하는 과제
따라서, 본 발명은 상술한 종래 기술에서 제기되고 있는 상기 제반 단점과 문제점을 해결하기 위하여 창안된 것<13>
으로서, 본 발명의 목적은 패키지 공정시 기판의 휨을 방지하고, 패키지의 박막화를 구현할 수 있는 웨이퍼 레
벨 칩 스케일 패키지 및 그 제조방법을 제공하는 데 있다.
과제 해결수단
상기 목적을 달성하기 위한 본 발명의 일 형태에 의하면, 비아가 형성된 웨이퍼; 상기 웨이퍼의 하부에 실장되<14>
는 칩; 및 상기 웨이퍼의 측면을 둘러싸도록 상기 칩의 상면에 몰딩된 실링부;를 포함하는 웨이퍼 레벨 칩 스케
일 패키지가 제공된다.
상기 칩은 상기 비아에 솔더 범프를 통해 전기적으로 연결될 수 있다.<15>
이때, 상기 솔더 범프는, 스터드 범프(stud bump)로 형성될 수 있다.<16>
상기 웨이퍼는 실리콘, 석영, 유리, 사파이어, LiTa03, LiNb03, GaN 중 어느 하나의 재질로 형성될 수 있다.<17>
상기 실링부는 에폭시와 같은 고분자 물질로 형성될 수 있다.<18>
상기 칩은 표면 탄성파 필터(SAW Filter) 또는 이미지센서와 같이 플립칩 방식의 실장이 가능한 칩일 수 있다.<19>
한편, 상기한 목적을 달성하기 위한 본 발명의 다른 일 형태에 의하면, (a) 일단이 개구되고 타단이 폐쇄된 블<20>
라인드 비아를 웨이퍼에 형성하는 단계; (b) 상기 블라인드 비아의 타단이 개구되도록 상기 웨이퍼를 씨닝하는
단계; (c) 상기 웨이퍼에 칩을 실장하는 단계; 및 (d) 상기 칩과 상기 웨이퍼 사이의 공간이 밀봉되도록 실링부
를 형성하는 단계;를 포함하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법이 제공된다.
상기 (a) 단계는, 상기 웨이퍼의 일면에 비아홈을 형성하는 단계; 기 비아홈에 산화막층을 형성하는 단계; 및<21>
기 비아홈에 메탈을 충전하는 단계를 포함하여 이루어질 수 있다.
여기서, 상기 비아홈은, 레이저, 에칭, 샌딩(sanding) 중 어느 하나의 공정에 의해 형성될 수 있다.<22>
또한, 상기 메탈은 구리와 같은 전도성이 높은 금속인 것이 바람직하다.<23>
상기 (b) 단계는, 그라인딩(grinding), 래핑(lapping), 폴리싱(polishing), 에칭 중 어느 하나의 공정에 의해<24>
수행될 수 있다.
상기 (c) 단계에서, 상기 칩은 상기 웨이퍼에 형성된 비아 하단부에 솔더 범프를 통해 플립칩 방식으로 실장될<25>
수 있다.
상기 (d) 단계에서, 상기 실링부는 상기 웨이퍼의 측면을 둘러싸도록 상기 칩의 상면에 몰딩되어 형성되는 것이<26>
바람직하다.
이때, 상기 실링부는, 라미네이션(lamination), 트랜스퍼 오버 몰드(transfer over mold), 스핀 몰드, 액상 몰<27>
드 중 어느 하나의 공정에 의해 형성될 수 있다.
한편, 상기한 목적을 달성하기 위한 본 발명의 또 다른 일 형태에 의하면, (a) 일단이 개구되고 타단이 폐쇄된<28>
블라인드 비아를 웨이퍼에 형성하는 단계; (b) 상기 웨이퍼에 칩을 실장하는 단계; 및 (c) 상기 칩과 상기 웨이
- 5 -
등록특허 10-0920778
퍼 사이의 공간이 밀봉되도록 실링부를 형성하는 단계; 및 (d) 상기 블라인드 비아의 타단이 개구되도록 상기
웨이퍼를 씨닝하는 단계;를 포함하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법이 제공된다.
상기 (a) 단계는, 상기 웨이퍼의 일면에 비아홈을 형성하는 단계; 상기 비아홈에 산화막층을 형성하는 단계; 및<29>
상기 비아홈에 메탈을 충전하는 단계를 포함하여 이루어질 수 있다.
여기서, 상기 비아홈은, 레이저, 에칭, 샌딩(sanding) 중 어느 하나의 공정에 의해 형성될 수 있다.<30>
또한, 상기 메탈은 구리와 같은 전도성이 높은 금속인 것이 바람직하다.<31>
상기 (b) 단계에서, 상기 칩은 상기 웨이퍼에 형성된 비아 상단부에 솔더 범프를 통해 플립칩 방식으로 실장될<32>
수 있다.
상기 (c) 단계에서, 상기 실링부는 상기 칩을 둘러싸도록 상기 웨이퍼의 상면에 형성되는 것이 바람직하다.<33>
이때, 상기 실링부는, 라미네이션(lamination), 트랜스퍼 오버 몰드(transfer over mold), 스핀 몰드, 액상 몰<34>
드 중 어느 하나의 공정에 의해 형성될 수 있다.
상기 (d) 단계는, 그라인딩(grinding), 래핑(lapping), 폴리싱(polishing), 에칭 중 어느 하나의 공정에 의해<35>
수행될 수 있다.
효 과
본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법에 의하면, 웨이퍼에 칩을 실장하고 실링부를 형<36>
성한 후에 웨이퍼를 씨닝하거나, 최소한의 실링부로 패키지를 제조할 수 있어 웨이퍼의 휨을 방지하고 공정을
단순화하여 생산성을 향상할 수 있는 이점이 있다.
본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법에 의하면, 웨이퍼에 블라인드 비아를 형성한 후<37>
웨이퍼를 씨닝하기 때문에 패키지의 박막화를 구현할 수 있는 이점이 있다.
발명의 실시를 위한 구체적인 내용
이하, 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법에 대한 실시예들이 첨부된 도면을 참조하<38>
여 보다 상세하게 설명된다.
웨이퍼 레벨 칩 스케일 패키지의 제1 실시예<39>
먼저, 도 1 내지 도 8을 참조하여 본 발명의 제1 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지에 대하여 상세하<40>
게 설명한다.
도 1은 본 발명의 제1 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지를 개략적으로 나타낸 단면도이며, 도 2 내<41>
지 도 8은 본 발명의 제1 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조방법을 순차적으로 설명하기 위한
공정 단면도들이다.
도 1에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지는, 크게 비아(12)가 형<42>
성된 웨이퍼(11)와, 상기 웨이퍼(11)의 상부에 실장되는 칩(13)과, 상기 칩(13)을 밀봉하기 위하여 상기 웨이퍼
(11)의 상부에 구비되는 실링부(14)를 포함하여 구성된다.
여기서, 상기 칩(13)은 표면 탄성파 필터(SAW Filter) 또는 이미지센서와 같이 플립칩 방식의 실장이 가능한 칩<43>
일 수 있으며, 상기 비아(12)의 상단부에 솔더 범프(13a)를 통해 전기적으로 연결될 수 있다.
이때, 상기 솔더 범프(13a)는 스터드 범프(stud bump)로 형성되는 것이 바람직하다.<44>
그리고, 상기 웨이퍼(11)는 실리콘, 석영, 유리, 사파이어, LiTa03, LiNb03, GaN 중 어느 하나의 재질로 형성될<45>
수 있으며, 이에 따라 패키지 제조시 발생되는 휘어짐을 최소화할 수 있고 솔더 범프(13a)측에 발생되는 응력을
최소화할 수 있다.
한편, 상기 실링부(14)는 에폭시와 같은 고분자 물질로 형성될 수 있다.<46>
다음으로, 본 발명의 제1 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조방법에 대하여 상세하게<47>
설명한다.
우선, 도 2에 도시된 바와 같이, 웨이퍼(11)를 준비한다.<48>
- 6 -
등록특허 10-0920778
그리고, 도 3에 도시된 바와 같이, 상기 웨이퍼(11)의 상면에 상단이 개구되고 하단이 폐쇄된 비아홈(12a)을 형<49>
성한다.
이때, 상기 비아홈(12a)은, 레이저, 에칭, 샌딩(sanding) 중 어느 하나의 공정에 의해 형성되는 것이 바람직하<50>
다.
다음, 도 4에 도시된 바와 같이, 상기 비아홈(12a)에 절연막으로서 산화막층(12b)을 형성한다.<51>
그리고, 도 5에 도시된 바와 같이, 상기 비아홈(12a)의 내부에 메탈(12c)을 충전(filling up)하여 블라인드 비<52>
아(12)를 형성한다.
이때, 상기 메탈(12c)은 구리와 같이 전도성이 높은 금속인 것이 바람직하다.<53>
다음, 도 6에 도시된 바와 같이, 상기 웨이퍼(11)의 상부에 칩(13)을 실장한다.<54>
이때, 상기 칩(13)은 상기 웨이퍼(11)에 형성된 블라인드 비아(12)의 상단부에 솔더 범프(13a)를 통해 플립칩<55>
방식으로 실장될 수 있다.
그리고, 도 7에 도시된 바와 같이, 상기 칩(13)과 상기 웨이퍼(11) 사이의 공간이 밀봉되도록 실링부(14)를 형<56>
성한다.
이때, 상기 실링부(14)는 상기 칩(13)을 둘러싸도록 상기 웨이퍼(11)의 상면에 형성되고, 라미네이션<57>
(lamination), 트랜스퍼 오버 몰드(transfer over mold), 스핀 몰드, 액상 몰드 중 어느 하나의 공정에 의해
형성될 수 있다.
다음, 도 8에 도시된 바와 같이, 상기 블라인드 비아(12)의 하단이 오픈되도록 상기 웨이퍼(11)를 씨닝한다.<58>
이때, 상기 웨이퍼(11)의 씨닝은, 그라인딩(grinding), 래핑(lapping), 폴리싱(polishing), 에칭 중 어느 하나<59>
의 공정에 의해 수행될 수 있다.
한편, 본 발명의 제1 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지는, 웨이퍼 레벨 공정과 칩 스케일 패키지 공<60>
정을 함께 사용함으로써 패키지 공정을 최적화하고 이에 따라 제조비용을 절감할 수 있다.
또한, 본 발명의 제1 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지는, 실링부(14) 경화시 휨을 방지할 수 있는<61>
두께의 웨이퍼(11) 상태에서 칩(13)을 실장하고, 실링부(14)를 형성하며, 상기 실링부(14)가 경화된 후에 웨이
퍼(11)의 씨닝을 수행함으로써 웨이퍼(11)의 휨을 최소화할 수 있으며, 박막화를 구현할 수 있다.
웨이퍼 레벨 칩 스케일 패키지의 제2 실시예<62>
다음으로, 도 9 내지 도 16을 참조하여 본 발명의 제2 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지에 대하여<63>
상세하게 설명한다.
도 9는 본 발명의 제2 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지를 개략적으로 나타낸 단면도이며, 도 10 내<64>
지 도 16은 본 발명의 제2 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조방법을 순차적으로 설명하기 위
한 공정 단면도들이다.
도 9에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지는, 비아(22)가 형성된<65>
웨이퍼(21)와, 상기 웨이퍼(21)의 하부에 실장되는 칩(23)과, 상기 웨이퍼(21)의 측면을 둘러싸도록 상기 칩
(23)의 상면에 몰딩된 실링부(24)를 포함하여 구성된다.
여기서, 상기 칩(23)은 상기 비아(22)에 솔더 범프(23a)를 통해 전기적으로 연결될 수 있으며, 탄성파 필터(SAW<66>
Filter) 또는 이미지센서와 같이 플립칩 방식의 실장이 가능한 칩일 수 있다.
이때, 상기 솔더 범프(23a)는, 스터드 범프(stud bump)로 형성될 수 있다.<67>
그리고, 상기 웨이퍼(21)는 실리콘, 석영, 유리, 사파이어, LiTa03, LiNb03, GaN 중 어느 하나의 재질로 형성될<68>
수 있으며, 이에 따라 패키지 제조시 발생되는 휘어짐을 최소화할 수 있고 솔더 범프(23a)측에 발생되는 응력을
최소화할 수 있다.
한편, 상기 실링부(24)는 에폭시와 같은 고분자 물질로 형성될 수 있다.<69>
다음으로, 본 발명의 제2 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조방법에 대하여 상세하게<70>
설명한다.
- 7 -
등록특허 10-0920778
우선, 도 10에 도시된 바와 같이, 웨이퍼(21)를 준비한다.<71>
그리고, 도 11에 도시된 바와 같이, 상기 웨이퍼(21)의 상면에 상단이 개구되고 하단이 폐쇄된 비아홈(22a)을<72>
형성한다.
이때, 상기 비아홈(22a)은, 레이저, 에칭, 샌딩(sanding) 중 어느 하나의 공정에 의해 형성되는 것이 바람직하<73>
다.
다음, 도 12에 도시된 바와 같이, 상기 비아홈(22a)에 절연막으로서 산화막층(22b)을 형성한다.<74>
그리고, 도 13에 도시된 바와 같이, 상기 비아홈(22a)의 내부에 메탈(22c)을 충전(filling up)하여 블라인드 비<75>
아(22)를 형성한다.
이때, 상기 메탈(22c)은 구리와 같이 전도성이 높은 금속인 것이 바람직하다.<76>
다음, 도 14에 도시된 바와 같이, 상기 블라인드 비아(22)의 하단이 개구되도록 상기 웨이퍼(21)를 씨닝한다.<77>
이때, 상기 웨이퍼(21)의 씨닝은 그라인딩(grinding), 래핑(lapping), 폴리싱(polishing), 에칭 중 어느 하나<78>
의 공정에 의해 수행될 수 있다.
그리고, 상기 씨닝된 웨이퍼(21)를 다이싱하여 단위 형태의 웨이퍼로 분할한다.<79>
다음, 도 15에 도시된 바와 같이, 상기 분할된 웨이퍼(21)의 하부에 칩(23)을 실장한다.<80>
이때, 상기 칩(23)은 상기 웨이퍼(21)에 형성된 비아(22) 하단부에 솔더 범프(23a)를 통해 플립칩 방식으로 실<81>
장될 수 있다.
그리고, 도 16에 도시된 바와 같이, 상기 칩(23)과 상기 웨이퍼(21) 사이의 공간이 밀봉되도록 실링부(24)를 형<82>
성한다.
이때, 상기 실링부(24)는 상기 웨이퍼(21)의 측면을 둘러싸도록 상기 칩(23)의 상면에 몰딩되어 형성되는 것이<83>
바람직하다.
또한, 상기 실링부(24)는 라미네이션(lamination), 트랜스퍼 오버 몰드(transfer over mold), 스핀 몰드, 액상<84>
몰드 중 어느 하나의 공정에 의해 형성될 수 있다.
한편, 본 발명의 제2 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지는, 웨이퍼 레벨 공정과 칩 스케일 패키지 공<85>
정을 함께 사용함으로써 패키지 공정을 최적화하고 이에 따라 제조비용을 절감할 수 있다.
그리고, 본 발명의 제2 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지는, 씨닝된 웨이퍼(21)의 하부에 칩(23)을<86>
실장함으로써 실링부(24)가 웨이퍼(21)의 측면을 둘러싸도록 칩(23)의 상면에 형성되기 때문에, 최소한의 실링
부(24)로 패키징 가능하여 웨이퍼(21)의 휨을 최소화할 수 있다.
또한, 본 발명의 제2 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지는, 씨닝하고 분할된 웨이퍼(21)를 적용하여<87>
패키지의 박막화를 구현할 수 있다.
이상에서 설명한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분<88>
야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변
형 및 변경이 가능할 것이나, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도면의 간단한 설명
도 1은 본 발명의 제1 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지를 개략적으로 나타낸 단면도.<89>
도 2 내지 도 8은 본 발명의 제1 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조방법을 순차적으로 설명하<90>
기 위한 공정 단면도들.
도 9는 본 발명의 제2 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지를 개략적으로 나타낸 단면도.<91>
도 10 내지 도 16은 본 발명의 제2 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조방법을 순차적으로 설명<92>
하기 위한 공정 단면도들.
* 도면의 주요 부분에 대한 부호의 설명 *<93>
- 8 -
등록특허 10-0920778
11,21: 웨이퍼 12,22: 비아<94>
13,23: 칩 14,24: 실링부<95>
도면
도면1
도면2
도면3
- 9 -
등록특허 10-0920778
도면4
도면5
도면6
- 10 -
등록특허 10-0920778
도면7
도면8
도면9
- 11 -
등록특허 10-0920778
도면10
도면11
도면12
도면13
- 12 -
등록특허 10-0920778
도면14
도면15
도면16
- 13 -
등록특허 10-0920778

+ Recent posts

티스토리툴바